JPH03203246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03203246A JPH03203246A JP34455589A JP34455589A JPH03203246A JP H03203246 A JPH03203246 A JP H03203246A JP 34455589 A JP34455589 A JP 34455589A JP 34455589 A JP34455589 A JP 34455589A JP H03203246 A JPH03203246 A JP H03203246A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000001020 plasma etching Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000002513 implantation Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000002844 melting Methods 0.000 abstract description 4
- 230000008018 melting Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 238000010276 construction Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波帯で動作するショットキー障壁電界効
果トランジスタ（以下ＧａＡｓＭＥＳＦＥＴと略す）の
製造方法に関する。
果トランジスタ（以下ＧａＡｓＭＥＳＦＥＴと略す）の
製造方法に関する。
イオン注入法で形成されるＧ ａ Ａ ｓ Ｍ Ｅ Ｓ
Ｆ ＥＴに於いては性能向上を図る為に抵抗性接触を
もって設けるドレイン及びソース電極の直下に活性層よ
り不純物濃度の高いコンタクト層が形成される。高出力
ＧａＡｓＦＥＴの場合、ドレイン・ゲート間耐圧を向上
する目的でゲート端からドレイン側コンタクト層までの
距離をソース側よりも大きく取る必要があり、これらゲ
ート・ドレイン及びソース電極の複雑な位置をもつデバ
イスを精度良く形成する為に第２図（ａ）〜（ｇ）に示
す製造方法が取られた。
Ｆ ＥＴに於いては性能向上を図る為に抵抗性接触を
もって設けるドレイン及びソース電極の直下に活性層よ
り不純物濃度の高いコンタクト層が形成される。高出力
ＧａＡｓＦＥＴの場合、ドレイン・ゲート間耐圧を向上
する目的でゲート端からドレイン側コンタクト層までの
距離をソース側よりも大きく取る必要があり、これらゲ
ート・ドレイン及びソース電極の複雑な位置をもつデバ
イスを精度良く形成する為に第２図（ａ）〜（ｇ）に示
す製造方法が取られた。
従来技術によれば、イオン注入で活性層２を形成（同図
（ａ））後、ゲート電極材料として高融点金属１１を被
着する（同図（ｂ））。この高融点金属１１をリアクテ
ィブイオンエツチングにより加工し、ゲート電極を形成
（同図（Ｃ））後絶縁膜１２を成長（同図（ｃ）） Ｌ
、絶縁膜１２上にフォトレジストパターン１３を形威し
て（同図（ｅ））、リアクティブイオンエツチングによ
り絶縁膜１２のパターニングを行う。このように加工さ
れたゲート電極１１及び絶縁膜１２をマスクとしてドレ
イン及びソース電極下のコンタクト層、即ち活性層より
不純物濃度の高い層、をイオン注入により形成していた
。
（ａ））後、ゲート電極材料として高融点金属１１を被
着する（同図（ｂ））。この高融点金属１１をリアクテ
ィブイオンエツチングにより加工し、ゲート電極を形成
（同図（Ｃ））後絶縁膜１２を成長（同図（ｃ）） Ｌ
、絶縁膜１２上にフォトレジストパターン１３を形威し
て（同図（ｅ））、リアクティブイオンエツチングによ
り絶縁膜１２のパターニングを行う。このように加工さ
れたゲート電極１１及び絶縁膜１２をマスクとしてドレ
イン及びソース電極下のコンタクト層、即ち活性層より
不純物濃度の高い層、をイオン注入により形成していた
。
上述した製造工程に於いては、イオン注入によりコンタ
クト層を形成する際、絶縁膜１２でおおわれた部分の内
、ゲート近停側壁部、即ち絶縁膜層の膜厚が厚い部分を
除いては、絶縁膜を介してＧ ａ Ａ ｓ基板上へスル
ー注入される。このスルー注入により形成された層（以
下ｎ′層と称す）は、第２図（Ｃ）でのゲート加工の際
のリアクティブイオンエツチング時に生じるＧａＡｓ表
面付近に生じるダメージ層を補償する役目をするが、形
成された注入プロファイルの違いによりゲーＩ・・ドレ
イン間耐圧、ドレイン抵抗、ダメージ層の補償のされ方
に大きな有違差が生じる為、ＲＦ特性の向上を図るには
ｎ′層の設計が重要となる。
クト層を形成する際、絶縁膜１２でおおわれた部分の内
、ゲート近停側壁部、即ち絶縁膜層の膜厚が厚い部分を
除いては、絶縁膜を介してＧ ａ Ａ ｓ基板上へスル
ー注入される。このスルー注入により形成された層（以
下ｎ′層と称す）は、第２図（Ｃ）でのゲート加工の際
のリアクティブイオンエツチング時に生じるＧａＡｓ表
面付近に生じるダメージ層を補償する役目をするが、形
成された注入プロファイルの違いによりゲーＩ・・ドレ
イン間耐圧、ドレイン抵抗、ダメージ層の補償のされ方
に大きな有違差が生じる為、ＲＦ特性の向上を図るには
ｎ′層の設計が重要となる。
ｎ′層の形成は絶縁膜層の膜厚及びコンタクト層の注入
条件で決定されるが従来技術では、絶縁膜層の膜厚は、
ソース側の側壁量、つまりソース側コンタクト層・ゲー
ト間距離の設計で制限される為、ｎ′層形成の設計を単
独で行う事が不可能であった。
条件で決定されるが従来技術では、絶縁膜層の膜厚は、
ソース側の側壁量、つまりソース側コンタクト層・ゲー
ト間距離の設計で制限される為、ｎ′層形成の設計を単
独で行う事が不可能であった。
本発明によれば、従来技術での絶縁膜成長工程の後、リ
アクティブイオンエツチングにより、絶縁膜全体を所望
の厚さにする工程を含む半導体装置の製造方法を得る。
アクティブイオンエツチングにより、絶縁膜全体を所望
の厚さにする工程を含む半導体装置の製造方法を得る。
次に、図面を参照して本発明をより詳細に説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
したものである。半絶縁性Ｇ ａ Ａ ｓ基板１にイオ
ン注入により活性層２を形成後、高融点金属であるＷＳ
ｉｌｌを全面被着し、フォトレジスト加工及びリアクテ
ィブイオンエツチングによりゲート電極１１′を形威し
、さらに絶縁膜層としてＳｉＯ□１２の成長を行う（第
１図（ａ））。以上は従来工程と同様である。次にリア
クティブイオンエツチングにより、５ｉｏ２の全面エツ
チングを行い、平坦部にて所望の膜厚を得る（第１図（
１）））。これ以降の工程は従来技術（第２図（ｅ）〜
（ｇ））と同様であるが、この際ソース側の側壁量（第
１図（ｃ）のＣ）は最初につけたＳｉＯ２膜１２の膜厚
で決定され、本発明によるリアクティブイオンエツチン
グ工程の追加により変化はしない。
したものである。半絶縁性Ｇ ａ Ａ ｓ基板１にイオ
ン注入により活性層２を形成後、高融点金属であるＷＳ
ｉｌｌを全面被着し、フォトレジスト加工及びリアクテ
ィブイオンエツチングによりゲート電極１１′を形威し
、さらに絶縁膜層としてＳｉＯ□１２の成長を行う（第
１図（ａ））。以上は従来工程と同様である。次にリア
クティブイオンエツチングにより、５ｉｏ２の全面エツ
チングを行い、平坦部にて所望の膜厚を得る（第１図（
１）））。これ以降の工程は従来技術（第２図（ｅ）〜
（ｇ））と同様であるが、この際ソース側の側壁量（第
１図（ｃ）のＣ）は最初につけたＳｉＯ２膜１２の膜厚
で決定され、本発明によるリアクティブイオンエツチン
グ工程の追加により変化はしない。
以上に説明１−た一実施例において、絶縁膜１２のＳｉ
Ｏ２の代わりにＳｉＮ等のリアクティブイオンエツチン
グが可能な他の絶縁膜でも利用できる。
Ｏ２の代わりにＳｉＮ等のリアクティブイオンエツチン
グが可能な他の絶縁膜でも利用できる。
本発明によれば、ソース側の側壁量を変える事なく、ス
ルー注入によるｎ′層形形成の絶縁膜厚の選択が可能と
なり、ソース側コンタクト層・ゲート間距離を決定する
為に決定された絶縁膜の膜厚、コンタクト層の設計に対
応するコンタクト層の注入条件に対して絶縁膜１２′の
膜厚を選択する事によりｎ′層の設計が単独で行える為
、高ゲーＩ・・ドレイン間耐圧、低ドレイン抵抗のデバ
イスが得られ、高性能な高出力Ｇ ａ Ａ ｓ Ｆ Ｅ
Ｔの実現が期待できる。
ルー注入によるｎ′層形形成の絶縁膜厚の選択が可能と
なり、ソース側コンタクト層・ゲート間距離を決定する
為に決定された絶縁膜の膜厚、コンタクト層の設計に対
応するコンタクト層の注入条件に対して絶縁膜１２′の
膜厚を選択する事によりｎ′層の設計が単独で行える為
、高ゲーＩ・・ドレイン間耐圧、低ドレイン抵抗のデバ
イスが得られ、高性能な高出力Ｇ ａ Ａ ｓ Ｆ Ｅ
Ｔの実現が期待できる。
第１図（ａ）〜（ｄ）は一実施例を工程順に示した断面
図、第２図（ａ）〜（ｇ）は従来技術を工程順に示した
断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
活性層、３．３′・・・・・・ｎ＋層、４・・・・・・
コンタクト層、１１・・・・・・ＷＳｉｓｌｌ’・・・
・・・ＷＳｉゲート電極、１２・・・・・・絶縁膜、１
２′・・・・・・絶縁膜、１３・・・・・・側壁加工時
のフォトレジスト。
図、第２図（ａ）〜（ｇ）は従来技術を工程順に示した
断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
活性層、３．３′・・・・・・ｎ＋層、４・・・・・・
コンタクト層、１１・・・・・・ＷＳｉｓｌｌ’・・・
・・・ＷＳｉゲート電極、１２・・・・・・絶縁膜、１
２′・・・・・・絶縁膜、１３・・・・・・側壁加工時
のフォトレジスト。
Claims (1)
- 半絶縁性ＧａＡｓ基板にイオン注入で活性層を形成する
工程と、該活性層上にショットキー障壁による矩形ゲー
ト電極を形成する工程と、該矩形ゲート電極とを含んで
全面に絶縁膜を成長する工程と、該絶縁膜をリアクティ
ブイオンエッチングにより一律にエッチングする工程と
、フォトレジストを選択的に前記絶縁膜上に設ける工程
と、該フォトレジストをマスクとして前記絶縁膜をリア
クティブイオンエッチングにより部分的に除去する工程
と、前記フォトレジストを除去する工程と、イオン注入
により活性層より不純物濃度の高いコンタクト層を前記
活性層に形成する工程とを含む事を特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34455589A JP2893776B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34455589A JP2893776B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203246A true JPH03203246A (ja) | 1991-09-04 |
| JP2893776B2 JP2893776B2 (ja) | 1999-05-24 |
Family
ID=18370186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34455589A Expired - Fee Related JP2893776B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103824763A (zh) * | 2012-11-19 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 改善自对准接触孔的硅化钨双栅极边缘粗糙度的方法 |
-
1989
- 1989-12-28 JP JP34455589A patent/JP2893776B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103824763A (zh) * | 2012-11-19 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 改善自对准接触孔的硅化钨双栅极边缘粗糙度的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2893776B2 (ja) | 1999-05-24 |
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