JPH05283433A

JPH05283433A - 電界効果トランジスタおよびその製造方法

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Publication number: JPH05283433A
Application number: JP7660392A
Authority: JP
Inventors: Masaru Miyazaki; 勝宮▲崎▼; Junji Shigeta; 淳二重田; Osamu Kagaya; 修加賀谷; Yoshinori Imamura; 慶憲今村; Nobutoshi Matsunaga; 信敏松永; Hiroshi Yanagisawa; 寛柳沢; Hiroto Oda; 浩人小田; Akihisa Terano; 昭久寺野
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】超高周波帯で使用可能なＦＥＴを提供する。【構成】ドレイン領域がチャネルの長さ方向の端面と
接続した構造の電界効果トランジスタにおいて、ゲート
電極をショットキ接合金属層とその上に低抵抗金属層を
重ねて形成した構造とし、低抵抗金属層とドレイン領域
およびドレイン電極との最短距離ｈをｈ≧２００ｎｍと
し、ショットキ接合金属層の基板側の面とドレイン領域
の基板側の面の間の距離ｓを、ショットキ接合金属層の
基板側の面からチャネルの基板側の面の距離をｔとした
とき、０＜ｓ≦１０ｔとする。【効果】ＦＥＴ単体の凹凸を小さくしたので高周波帯
用の集積回路に適する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ
（以下ＦＥＴと称す）およびその製造方法に関する。

【０００２】

【従来の技術】現在、ＦＥＴは、ＨＩＧＦＥＴ（Ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅＩｎｓｕｌａｔｅｄＧａ
ｔｅＦＥＴ）やＨＥＭＴと呼ばれる高性能化された素
子が、超高周波及び超高速帯で使われている。これを特
にアナログ信号処理用回路に使う場合には、素子ではゲ
ート長を短縮し、ゲート抵抗を小さくする要求の外に、
ゲートとドレイン間容量を低減し、この間の降伏電圧を
高くする等、また回路ではこれらの素子をたくさん集積
でき、高性能で、かつ歩留まり良く作れることが要求さ
れる。従来技術として、ＦＥＴの歩留まりが良い素子構
造としてショットキ接合のゲート電極に高耐熱性金属を
用い、これをドライエッチングで加工して、この電極を
利用して自己整合的にソ−スとドレイン領域を形成した
ものが良く用いられている。このゲ−ト電極はＷＳｉｘ
（ｘはＷとＳｉの組成比を表す）等が良く選ばれている
が、これは加工の寸法制御性が良く、かつ約８００℃の
高温で熱処理してもショトキ接合が劣化しないためであ
る。しかしＷＳｉｘメタルはＡｕやＡｌの金属に比べて
固有抵抗が高い欠点がある。そこで従来からゲート抵抗
を低減する技術として例えばジャパニ−ズ・ジャ−ナル
オブアプライドフィジックス２３，５（１９８４
年）第Ｌ３４２から第Ｌ３４５（ＪａｐａｎｅｓｅＪ
ｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃ
ｓ，Ｖｏｌ．２３，５（１９８４）ＰＰＬ３４２−３４
５）で述べられているように、ＷＳｉｘメタルにＡｕを
積層する技術が使われている。

【０００３】

【発明が解決しようとする課題】従来技術の構造では超
高周波帯（約１０ＧＨｚ以上）用集積回路として用いる
ことができなかった。

【０００４】本発明の目的は、超高周波帯で使用可能な
ＦＥＴを提供することにある。

【０００５】

【課題を解決するための手段】上記目的は、ドレイン領
域がチャネルの長さ方向の端面と接続した構造の電界効
果トランジスタにおいて、ゲート電極をショットキ接合
金属層とその上に低抵抗金属層を重ねて形成した構造と
し、低抵抗金属層とドレイン領域およびドレイン電極と
の最短距離ｈをｈ≧２００ｎｍとし、ショットキ接合金
属層の基板側の面とドレイン領域の基板側の面の間の距
離ｓを、ショットキ接合金属層の基板側の面からチャネ
ルの基板側の面の距離をｔとしたとき、０＜ｓ≦１０ｔ
とすることにより達成できる。

【０００６】

【作用】図１を参照して、本発明の作用を説明する。低
抵抗金属層７とドレイン５Ｄ，８Ｄとの最短距離ｈをｈ
≧２００ｎｍと長くすることにより、ゲート電極を構成
する低抵抗金属層７とドレイン電極８Ｄ間の容量の増加
を避けることができる。ｈを大きく取るために、ＷＳｉ
ショットキ接合金属層４を厚くしたり（４００ｎｍ以
上）、低抵抗金属層７の突出し部の長さｐを短くしたり
（ｐ≦５００ｎｍ）、ドレイン領域５Ｄの高さを低くし
たりすることにより可能である。また、ｎ型ＧａＡｓ層
ソース，ドレイン領域５Ｓ，５Ｄの不純物濃度は、低抵
抗化のために高濃度にして、この高さが高くならないよ
うにしている。また、ゲ−ト・ドレイン間容量Ｃｇｄを
考慮して、低抵抗金属層７とドレイン５Ｄ，８Ｄとの最
短距離ｈは３００ｎｍ以上が好ましい。

【０００７】ショットキ接合金属層４の基板１側の面か
らチャネル３の基板１側の面の距離をｔとしたとき、シ
ョットキ接合金属層４の基板１側の面とドレイン領域５
Ｄの基板１側の面の間の距離ｓを０＜ｓ≦１０ｔの範囲
から選ぶことにより、すなわちソース，ドレイン領域５
Ｓ，５Ｄを形成する前処理として深さｓの溝を形成する
ことにより、ソース，ドレイン領域５Ｓ，５Ｄの低抵抗
化が可能となる。この深さｓの溝は、ソース，ドレイン
領域５Ｓ，５Ｄをチャネルと側面から接触させて抵抗を
小さくするために設けるもので、これが深すぎるとチャ
ネル３の下部の結晶を流れる電流が増加して、ゲートの
短チャネル効果が増大す傾向がある。この傾向を溝の深
さｓをパラメータにしてしきい電圧Ｖｔｈとゲート長Ｌ
ｇの関係に対して図１２に示す。短チャネル効果を小さ
い値に抑えるために堀込む溝の深さｓは制限（ｓ≦１０
ｔ）される。ｓは２００ｎｍ以下が好ましい。また、ｔ
は約５０ｎｍ以内が好ましい。すなわち、ＨＩＧＦＥＴ
の場合は高濃度のｎ型ＧａＡｓ層、ＨＥＭＴの場合は二
次元電子ガス層がエピタキシャル結晶表面から約５０ｎ
ｍ以内に位置していることが好ましい。

【０００８】その他、チャネル３におけるショトキ接合
金属層４のドレイン側端からドレイン領域５Ｄまでの距
離ｇは、ソース抵抗や耐圧の関係から、３００ｎｍ程度
が適している（ｇ≧１００ｎｍ）。この距離ｇは、ショ
ットキ接合金属層４の側面に側壁を形成することによっ
て自己整合的に決める事ができる。また、この距離ｇ
は、ゲ−ト・ドレイン間容量Ｃｇｄに影響を及ぼす。図
１３はｈをパラメータとしたときのＣｇｄとｇの関係を
示している。ｈやｇが長い程Ｃｇｄは小さくなる。しか
し、ｇについては寄生抵抗や製造技術の点から長さに制
約がある。また、ＷＳｉショットキ接合金属層４を厚く
することにより（４００ｎｍ以上）、ＷＳｉショットキ
接合金属層４とＳｉＯ₂層６の頭９の高さを揃えるため
のＳｉＯ₂の平坦化エッチバックをし易くできる。この
平坦化により、電極間の表面高さが揃っていず段差（凹
凸）が大きく残っており、単体素子で利用する構造とし
ては良いが、集積回路を構成する場合には問題のあった
従来技術を改善できる。また、低抵抗金属層７の厚さは
マイクロ波の表皮効果を考慮して０．３ミクロン以上の
厚さとし、またその長さはゲート長０．３ミクロンに対
して０．８ミクロン以下にするのが好ましい。

【０００９】

【実施例】以下、本発明を実施例により説明する。

【００１０】実施例１ＧａＡｓ／ＡｌＧａＡｓ系ＨＩＧＦＥＴの製造に適用し
た一実施例を図２の製造工程図によって述べる。これは
図１の基本構造における製造工程を示したものである。
（１）半絶縁性ＧａＡｓ基板結晶１にアンド−プのＧａ
Ａｓ層（図中省略）、ｐ型ＧａＡｓ層２、高濃度のｎ型
ＧａＡｓ層３、アンド−プのＡｌＧａＡｓ層３，アンド
−プのＧａＡｓ層３を順番にエピタキシャル成長でえた
構造のウエ−ハを用いて、（２）これに素子分離のため
のメサ型構造１０を形成し、（３）高さ約５００ｎｍの
ＷＳｉメタルからなるショットキ接合金属層４を形成す
る（図２Ａ）。この場合、チャネル層の厚さを便宜上高
濃度のｎ型ＧａＡｓ層から上の、アンド−プのＡｌＧａ
Ａｓ層，アンド−プのＧａＡｓ層をふくんだエピタキシ
ャル層の厚さｔで表し、これは０．３μｍゲート長Ｌｇ
の場合に、約３０ｎｍである。（４）ソースとドレイン
領域の低抵抗化のための高濃度のｎ型ＧａＡｓ層５Ｓ，
５Ｄを所望の領域に設ける。これはゲート電極にＳｉＯ
₂の側壁を設け、あらかじめエピタキシャル結晶表面を
深さｓだけ削って溝を形成し、この領域だけにＭＯＣＶ
Ｄ法によって結晶成長する事で選択的に高濃度のｎ型Ｇ
ａＡｓ層５Ｓ，５Ｄが形成される。溝の深さｓは約９０
ｎｍで，高濃度のｎ型ＧａＡｓ層５Ｓ，５Ｄと各ゲート
電極４までの距離ｇはおのおの３００ｎｍである。この
場合、チャネル層ｔと高濃度のｎ型ＧａＡｓ層５Ｓ，５
Ｄは側面で接続されている。高濃度のｎ型ＧａＡｓ層は
約４ｘ１０Ｅ１８／ｃｍ³、２５０ｎｍの厚さである
（図２Ｂ）。（５）つぎに、所望の厚さのＳｉＯ₂膜６
（約６００ｎｍ）を被着して、パターン依存性を無くす
ためにレジストスペ−サパタ−ン１０を設け、さらにレ
ジスト層１１を塗布してウエ−ハ表面を平坦化して、の
ち、ドライエッチングによりエッチバックしてレジスト
とＳｉＯ₂を削り、ＷＳｉ電極４の上面９を露出させる
（図２Ｃ）。（６）続いて、ＭｏとＡｕを連続的に被着
して、低抵抗金属層７をＷＳｉショットキ接合金属層４
の頭９に重ね、イオンミリングで加工をして低抵抗ゲー
ト電極構造７，４を形成する。重ねた低抵抗金属層の厚
みはマイクロ波の表皮効果を考慮して０．３μｍ以上の
厚さであり、この重ねた低抵抗金属層がドレイン側に飛
び出す距離ｐはＣｇｄの関係から０．３μｍ以内として
いる。（７）最後にソースとドレイン領域の低抵抗化の
ために高濃度のｎ型ＧａＡｓ層５Ｓ，５Ｄを設けたこの
上面にそれぞれオ−ミック電極８Ｓ，８Ｄを形成して、
本発明構造ののＨＩＧＦＥＴが造られる（図２Ｄ）。こ
の構造は表面の平坦性に優れた特徴があるので、この後
これらの素子を集積して、回路を構成する場合に有効で
ある。

【００１１】実施例２実施例１で述べた構造および製造工程のうちソース抵抗
を低減するための本発明による他の実施例を図３Ａ，３
Ｂ、及び図４Ａ，４Ｂにそれぞれ示す。これらは図１の
（イ）および（ロ）の領域にソース抵抗を低減するため
の改良を加えたもので、図２の製造工程の変更個所だけ
を説明する。

【００１２】図３はＦＥＴのしきい電圧が比較的大きい
場合に適用される構造である。ソ−スおよびドレインと
ゲ−ト電極の間にある半導体表面に、ＷＳｉｘショット
キ接合金属層３４をマスクとして、Ｓｉイオン打ち込み
とアニ−ルによってｎ型半導体層３１を形成する工程が
追加されている（図３Ａ）。この工程後、ソースとドレ
イン領域の低抵抗化のための高濃度のｎ型ＧａＡｓ層５
Ｓ，５Ｄを、ショットキ接合金属層３４にＳｉＯ₂から
成る側壁３２を設けて、ゲートから離して形成する（図
３Ｂ）。この構造の特徴は図３Ｂから分かるように、ｎ
型半導体層３１の深さはＭＯＣＶＤ法によって結晶成長
する前にエピタキシャル結晶表面を深さｓだけ削る深さ
よりも浅く形成されていることが特徴である。この工程
は実施例１の図２Ａから図２Ｂの間で処理される。ま
た、同じ効果を得るためには、製造工程手順を変更し
て、図２Ｂの後に，ＳｉＯ₂の側壁３２（図３Ｂ）を除
去したあと、ＷＳｉｘゲ−ト３４をマスクとして、Ｓｉ
イオン打ち込みとアニ−ルによってｎ型半導体層３１を
設けた製造方法でも良いことを付言する。

【００１３】次に、図４によりＦＥＴのしきい電圧が比
較的小さい場合に適用する素子構造とその製造方法を示
す。ソ−スおよびドレインとゲ−ト電極の間にある半導
体表面に、ショットキ接合金属層４４をマスクとして、
Ｓｉイオン打ち込みとアニ−ルによってｎ型半導体層４
１を形成する工程が追加されている（図４Ａ）。この工
程後、ソースとドレイン領域の低抵抗化のための高濃度
のｎ型ＧａＡｓ層４５Ｓ，４５Ｄを、ショットキ接合金
属層４４にＳｉＯ₂の側壁４２を設けて、ゲートから離
して形成する（図４Ｂ）。この構造は図４Ｂから分かる
ように、ｎ型半導体層４１の深さはＭＯＣＶＤ法によっ
て結晶成長する前にエピタキシャル結晶表面を削る溝の
深さｓよりも深く形成されていることが特徴で、これに
よってより抵抗の低いｎ型半導体層４１が形成できる。
この工程は実施例１の図２Ａから図２Ｂの間で処理され
る。また、同じ効果を得るためには、製造工程手順を変
更して、図２Ｂの後に，ＳｉＯ₂の側壁４２（図４Ｂ）
を除去したあと、ショットキ接合金属層４４をマスクと
して、Ｓｉイオン打ち込みとアニ−ルによってｎ型半導
体層４１を溝よりも深く設けた構造の製造方法でも良い
ことを付言する。

【００１４】実施例３実施例１の基本構造で述べたものを用いて、実施例２と
異なりソース抵抗を低減するための他の実施例を図５に
示す。実施例１の図２Ａと図２Ｂの間に次の工程が追加
されている。すなわち、ショットキ接合金属層５４に第
一のＳｉＯ₂の側壁５５を設け約３０ｎｍ離し、これを
マスクとして、Ｓｉイオン打ち込みとアニ−ルによって
ｎ型半導体層５１を設けた（図５Ａ）後、ゲート電極に
第二のＳｉＯ₂の側壁５２を設けて、ソースとドレイン
領域の低抵抗化のための高濃度のｎ型ＧａＡｓ層５５
Ｓ，５５Ｄをゲートから離して形成した工程が追加され
ている（図５Ｂ）。この特徴は、ｎ型半導体層５１がゲ
ート端に直接接触していないのでこのキャリヤ濃度を上
げて抵抗を下げてもゲート耐圧が低下することを防止す
るための効果がある。この実施例ではＳｉイオン打ち込
みとアニ−ルによってｎ型半導体層５１を設ける前に第
一のＳｉＯ₂の側壁５５を設けたことが特徴で、ｎ型半
導体層５１の深さは実施例２の図４に述べたようにもち
ろん深めにしても良いことを付言する。

【００１５】実施例４実施例１の基本構造で述べたものをもちいて、実施例
２、３と異なりソース抵抗を低減するための他の実施例
を図６に示す。実施例１の図２Ａと図２Ｂの間に次の工
程が追加されている。すなわち、ショットキ接合金属層
５４をマスクとして、ＧａＡｓの領域だけにＭＯＣＶＤ
法によって結晶成長する事で選択的にｎ型半導体層６１
を約１００ｎｍの厚さで形成する（図６Ａ）。この後、
ショットキ接合金属層５４にＳｉＯ₂の側壁６２を設け
て、ソースとドレイン領域の低抵抗化のための高濃度の
ｎ型ＧａＡｓ層６５Ｓ，６５Ｄをゲートから離して形成
した工程が追加されている（図６Ｂ）。この特徴は、ｎ
型半導体層５１がエピタキシャル結晶層で設けることが
できるのでイオン打ち込みの工程よりも厚さと抵抗値が
設計しやすく、かつゲートの短チャネル効果の抑制に効
果がある。この実施例で省略したが、ＧａＡｓの領域に
ＭＯＣＶＤ法によって結晶成長する前に軽くＧａＡｓ層
を削ったり、低ド−ズ量のイオン打ち込み層を設けたり
しても同様の効果が得られることはいうまでもない。

【００１６】実施例５実施例の４で述べた構造及び製造方法を変更して得られ
た、他の実施例を述べる。これは実施例３，図５Ａで述
べているように、ショットキ接合金属層５４に第一のＳ
ｉＯ₂の側壁を設け約２０ｎｍ離した後、これをマスク
として、ＧａＡｓの領域だけにＭＯＣＶＤ法によって結
晶成長する事で選択的にｎ型半導体層を約１００ｎｍの
厚さで形成した構造を製造する方法である。実施例３で
述べたと同様に、ＷＳｉｘゲ−ト５４に第一のＳｉＯ₂
の側壁を設けたことによりゲート耐圧を向上させなが
ら、ソース抵抗を低減できる特徴がある。

【００１７】実施例６実施例１の基本構造で述べたものをもちいて、実施例
２、４と異なりソース抵抗を低減するための他の実施例
を図７及び図８に示す。まず図７の例から説明する。実
施例１の図２Ａと図２Ｂの間に次の工程が追加されてい
る。ショットキ接合金属層７４をマスクとして、ＧａＡ
ｓ系結晶層を約５０ｎｍの深さ７６削る。これはチャネ
ル層７３より深くする（図７Ａ）。この後，この削った
領域だけにＭＯＣＶＤ法によって結晶成長する事で選択
的にｎ型半導体層７７を約５０ｎｍの厚さで形成する。
この成長層の厚さは、削った厚さをほぼ埋め戻す程度と
する。この後、ショットキ接合金属層７４にＳｉＯ₂の
側壁７２を設けて、これをマスクに結晶層を削り７８
（図７Ｂ）、ソースとドレイン領域の低抵抗化のための
高濃度のｎ型ＧａＡｓ層７５Ｓ，７５Ｄをゲートから離
して形成した工程が追加されている（図７Ｃ）。この特
徴は、ｎ型半導体層５１がエピタキシャル結晶層で設け
ることができるのでイオン打ち込みの工程よりも厚さと
抵抗値が設計しやすく、かつゲートの短チャネル効果の
抑制に効果がある。また、これに加えて、ｎ型半導体層
７７が結晶基板に埋め込まれているので、Ｃｇｄの低減
効果がある。

【００１８】次に図８の例を説明する。これは図７に示
した製造工程の手順を入替えたものである。この工程を
簡単に説明すると、まず、ショットキ接合金属層８４に
ＳｉＯ₂の側壁８２を設け約３００ｎｍ離し、これをマ
スクとして、ソースとドレイン領域の低抵抗化のための
高濃度のｎ型ＧａＡｓ層８５Ｓ，８５Ｄをゲートから離
して形成する（図８Ａ）。この後、ＳｉＯ₂の側壁８２
を除去して，ショットキ接合金属層８４をマスクとし
て、ＧａＡｓ系結晶層を約５０ｎｍの深さ８６削る。こ
れはチャネル層８３より深くする（図８Ｂ）。この後，
ＭＯＣＶＤ法によって結晶成長する事で選択的にｎ型半
導体層８７を約５０ｎｍの厚さで形成する。この成長層
の厚さは、削った厚さをほぼ埋め戻す程度とする。この
後、ＭｏとＡｕを連続的に被着して、低抵抗金属層８８
をＷＳｉゲ−トメタル８４の頭に重ね、イオンミリング
で加工をして低抵抗ゲート電極構造を形成する。最後に
オ−ミック電極８９Ｓ，８９Ｄを形成するために、これ
らの領域にあるｎ型半導体層８７を削って、ソースとド
レイン領域の低抵抗化のために高濃度のｎ型ＧａＡｓ層
８５Ｓ，８５Ｄを露出させてこの上面にそれぞれオ−ミ
ック電極８９Ｓ，８９Ｄを設けることで本発明構造のＨ
ＩＧＦＥＴが造られる（図８Ｃ）。この実施例の図では
省略したが、ＧａＡｓの領域にＭＯＣＶＤ法によって結
晶成長する前に軽くＧａＡｓ層を削ったり、低ド−ズ量
のイオン打ち込み層を設けたりしても同様の効果が得ら
れることはいうまでもない。

【００１９】実施例７実施例６で述べた構造及び製造方法を変更して得られ
た、他の実施例を述べる。これは実施例３，図５Ａで述
べているように、ショットキ接合金属層５４に第一のＳ
ｉＯ₂の側壁を設けて分離した後、これをマスクとし
て、結晶層を削り、ＧａＡｓの領域だけにＭＯＣＶＤ法
によって結晶成長する事で選択的にｎ型半導体層を形成
した構造を製造する方法である。実施例３で述べたと同
様に、ショットキ接合金属層５４に第一のＳｉＯ₂の側
壁を設けたことによりゲート耐圧を向上させながら、ソ
ース抵抗を低減できる特徴がある。

【００２０】実施例８実施例１で述べた構造のうちＣｇｄをさらに低減するた
めの実施例を、図９に示す。図９はＷＳｉショットキ接
合金属層４とこれに重ねた低抵抗金属層７’の構造を示
したもので、ゲ−トとドレインの静電容量を低減するた
め重ねた低抵抗金属層７’端とＷＳｉｘメタル４の端が
ドレイン側８Ｄで一致するような構造になっている。こ
の構造の作り方は、図２で説明したように同図の工程図
Ｄを一部変更して、低抵抗金属層７の重ねの工程におい
て達成される。最新のホトリソグラフィ技術を使って、
この合わせ精度は０．１μｍ以内が達成されているの
で、図９の構造を得ることが可能である。なお、ＦＥＴ
の構造は図１と同様な結晶構造の例を示しているが、図
９の素子構造においてソース抵抗を低減する構造と製造
方法は実施例２から７で述べたものをそのまま使って良
いことはいうまでもない。

【００２１】実施例９実施例１で述べた構造において、ゲート電極の構造だけ
が図１及び図９と異なる場合の本発明による他の実施例
を図１０に示す。同図はＷＳｉｘショットキ接合金属層
１０４とこれに重ねた低抵抗金属層１０７の構造はほぼ
同じ寸法から構成されていて、かつ、この最上面は絶縁
膜から露出した構造に特徴がある。これは、ショットキ
接合金属層１０４にバリヤ金属１０５を挾んで低抵抗金
属１０７を重ねたあとにゲート電極を加工して、ソース
電極とドレイン電極を形成し、さらに絶縁膜をかぶせた
あと平坦化のエッチングによって形成できる。また、こ
の構造はゲート金属１０４上にめっきなどにより低抵抗
金属層を埋め込んで形成してもよい。この構造による特
徴は表面の凹凸が、極めて小さいことである。なお、Ｆ
ＥＴの構造は図１と同様な結晶構造の例を示している
が、図９の素子構造においてソース抵抗を低減する構造
と製造方法は実施例２から７で述べたものをそのまま使
って良いことはいうまでもない。

【００２２】実施例１０実施例１で述べた構造において、ＷＳｉｘショットキ接
合金属層４’’の位置だけが図１と異なる場合の本発明
による他の実施例を図１１に示す。図１１はソース領域
５Ｓとショットキ接合金属層４’’の間隔に比べて、ド
レイン領域５Ｄとショットキ接合金属層４’’の間隔が
長くなっている構造を示したもので、これはＣｇｄをさ
らに低減するためになされている。なお、この場合にも
ソース抵抗を低減するために述べたように、ソ−スおよ
びドレインとゲ−ト電極の間にある半導体表面もしくは
内部に、特別に設計されたｎ型半導体層を設けた構造に
してもよいことを付言する。

【００２３】

【発明の効果】本発明の特徴及び効果は以下の通りであ
る。

【００２４】（１）ショットキ接合金属層に高耐熱材料
を用い、ドライエッチによって微細パターンが再現性良
く形成できるため、ゲート長が０．３μｍ以下の素子に
特に有効な構造及び製造方法である。

【００２５】（２）ゲート電極に自己整合でソース電極
を形成し、ソース抵抗を効果的に低減できる構造及び製
造方法なので、ＦＥＴの高性能特性が得られる。

【００２６】（３）ソース及びドレイン領域を選択結晶
成長の低抵抗層で構成し、チャネルの側面から接触を取
る構造なので、ソース抵抗が低く、かつ短チャネル効果
が小さい。

【００２７】（４）エッチバックによりゲートの平坦化
を行い、ショットキ接合金属層に低抵抗金属層を重ねた
ゲート電極構造は、ゲート抵抗が小さく、素子の表面凹
凸が小さい構造なので、高周波帯用の集積回路を高性能
化するために適している。

【００２８】以上、本発明の実施例をＨＩＧＦＥＴで述
べてきたが、本発明の主旨からＦＥＴの結晶構造はヘテ
ロ接合を用いないＭＥＳＦＥＴでもよく、またもちろん
ＨＥＭＴ構造であってもよい。またＧａＡｓ系のエピタ
キシャル結晶を用いることで説明してきたが、ＩｎＧａ
Ａｓ等の化合物半導体全般に本発明は適用できることは
いうに及ばない。

【図面の簡単な説明】

【図１】本発明の基本構造を示すＦＥＴの断面図であ
る。

【図２】本発明の実施例１のＨＩＧＦＥＴの製造工程図
である。

【図３】本発明の実施例２のＨＩＧＦＥＴの製造工程図
である。

【図４】本発明の実施例２のＨＩＧＦＥＴの製造工程図
である。

【図５】本発明の実施例３のＨＩＧＦＥＴの製造工程図
である。

【図６】本発明の実施例４のＨＩＧＦＥＴの製造工程図
である。

【図７】本発明の実施例６のＨＩＧＦＥＴの製造工程図
である。

【図８】本発明の実施例６のＨＩＧＦＥＴの製造工程図
である。

【図９】本発明の実施例８のＨＩＧＦＥＴの断面図であ
る。

【図１０】本発明の実施例９のＨＩＧＦＥＴの断面図で
ある。

【図１１】本発明の実施例１０のＨＩＧＦＥＴの断面図
である。

【図１２】本発明のしきい電圧とゲート長の関係（パラ
メータｓ）を示す図である。

【図１３】本発明のＣｇｄとｇの関係（パラメータｈ）
を示す図である。

【符号の説明】

１…結晶基板、３…チャネル層、４…ＷＳｉショットキ
接合金属層（ゲート電極）、５Ｓ…高濃度ＧａＡｓソー
ス領域、５Ｄ…高濃度ＧａＡｓドレイン領域、６…Ｓｉ
Ｏ₂層、７…低抵抗金属層（ゲート電極）、６…ＳｉＯ₂
層、８Ｓ…ソース電極、８Ｄ…ドレイン電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者重田淳二東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者加賀谷修東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者今村慶憲東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者松永信敏東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者柳沢寛東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者小田浩人東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者寺野昭久東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】基板と、該基板上に形成されたチャネル
と、該チャネル上に形成されたゲート電極と、上記チャ
ネルの長さ方向の端面と接続したドレイン領域を有する
電界効果トランジスタにおいて、上記ゲート電極は上記
チャネル上に形成されたショットキ接合金属層と該ショ
ットキ接合金属層上に形成された低抵抗金属層を有し、
上記低抵抗金属層と上記ドレイン領域およびドレイン電
極との最短距離ｈはｈ≧２００ｎｍであり、上記ショッ
トキ接合金属層の基板側の面と上記ドレイン領域の上記
基板側の面の間の距離ｓは、上記ショットキ接合金属層
の基板側の面から上記チャネルの基板側の面の距離をｔ
としたとき、０＜ｓ≦１０ｔであることを特徴とする電
界効果トランジスタ。
【請求項２】上記ショットキ接合金属層と上記低抵抗金
属層のドレイン側の面は実質的に同一平面内にある請求
項１記載の電界効果トランジスタ。
【請求項３】上記ショットキ接合金属層と上記低抵抗金
属層とはほぼ同じ平面形状をしている請求項１記載の電
界効果トランジスタ。
【請求項４】上記ゲート電極のショットキ接合金属層は
上記ドレイン領域よりソース領域寄りに位置している請
求項１記載の電界効果トランジスタ。
【請求項５】チャネル構成層が形成された基板の素子領
域を規定するためのメサ構造を形成する工程と、上記チ
ャネル構成層のチャネル上にショットキ接合金属層を形
成する工程と、上記基板のソース，ドレイン領域形成予
定部に溝を形成する工程と、該溝に半導体層を成長させ
上記ソース，ドレイン領域を形成する工程と、上記ショ
ットキ接合金属層および上記ソース，ドレイン領域形成
後全面に絶縁膜を被着する工程と、該絶縁膜上にレジス
ト層を塗布して基板表面を平坦化する工程と、該平坦化
工程後上記レジスト層および上記絶縁膜を削り上記ショ
ットキ接合金属層の上面を露出させる工程と、低抵抗金
属層を上記ショットキ接合金属層上に重ねて形成する工
程と、上記ソース，ドレイン領域にそれぞれオ−ミック
電極を形成する工程を有することを特徴とする電界効果
トランジスタの製造方法。
【請求項６】上記チャネルの上記ソース，ドレイン領域
と上記ショットキ接合金属層の間の領域に上記チャネル
の導電型と同じ導電型を呈する不純物原子を上記ショッ
トキ接合金属層をマスクとして用い注入する工程を有す
る請求項５記載の電界効果トランジスタの製造方法。
【請求項７】上記不純物原子注入工程の前に上記ショッ
トキ接合金属層の側面に絶縁性側壁を形成する工程を有
し、該絶縁性側壁は上記不純物原子注入工程のマスクと
して働く請求項６記載の電界効果トランジスタの製造方
法。