JPH04122033A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04122033A JPH04122033A JP24362790A JP24362790A JPH04122033A JP H04122033 A JPH04122033 A JP H04122033A JP 24362790 A JP24362790 A JP 24362790A JP 24362790 A JP24362790 A JP 24362790A JP H04122033 A JPH04122033 A JP H04122033A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高周波回路素子等に使用される高速の電界効
果トランジスタ（ＦＥＴ）の製造方法に関するものであ
る。
果トランジスタ（ＦＥＴ）の製造方法に関するものであ
る。
従来、この種の高周波用ＦＥＴのゲート電極部にはリセ
ス構造が採られている。このリセス構造ＦＥＴは第４図
の断面図に示される。半絶縁性ＧａＡｓ基板１上には、
エピタキシャル成長法や直接イオン注入法などにより、
ＧａＡｓバッファ層２およびＧａＡｓ活性層３が形成さ
れる。活性層３にはさらにエツチングにより掘り込み（
リセス）が形成され、ゲート電極４がこのりセスに形成
される。また、ソース電極５およびドレイン電極６は活
性層３の平坦部に形成される。このようなリセス構造Ｆ
ＥＴはソース電極部の寄生抵抗が低減され、高速動作に
適した素子になっている。
ス構造が採られている。このリセス構造ＦＥＴは第４図
の断面図に示される。半絶縁性ＧａＡｓ基板１上には、
エピタキシャル成長法や直接イオン注入法などにより、
ＧａＡｓバッファ層２およびＧａＡｓ活性層３が形成さ
れる。活性層３にはさらにエツチングにより掘り込み（
リセス）が形成され、ゲート電極４がこのりセスに形成
される。また、ソース電極５およびドレイン電極６は活
性層３の平坦部に形成される。このようなリセス構造Ｆ
ＥＴはソース電極部の寄生抵抗が低減され、高速動作に
適した素子になっている。
また、高周波特性に優れた素子として、異種接合を利用
した高電子移動度トランジスタ（ＨＥＭＴ）がある。こ
の異種接合の材料には、最近、Ａｌ１ＧａＡｓ／ＧａＡ
ｓやＡＮＧａＡｓ／ＩｎＧａＡｓなどが用いられ、より
高性能なＦＥＴが開発されつつある。前者の異種接合を
利用したＨＥＭＴは第５図の断面図に示される。半絶縁
性ＧａＡｓ基板１１上に、エピタキシャル成長法により
、ＧａＡｓからなるバッファ層１２およびｎ−ＡＮＧａ
Ａｓからなる電子供給層１３が形成される。電子供給層
１３にはさらにリセスが形成され、ゲート電極１４がこ
のリセスに形成される。
した高電子移動度トランジスタ（ＨＥＭＴ）がある。こ
の異種接合の材料には、最近、Ａｌ１ＧａＡｓ／ＧａＡ
ｓやＡＮＧａＡｓ／ＩｎＧａＡｓなどが用いられ、より
高性能なＦＥＴが開発されつつある。前者の異種接合を
利用したＨＥＭＴは第５図の断面図に示される。半絶縁
性ＧａＡｓ基板１１上に、エピタキシャル成長法により
、ＧａＡｓからなるバッファ層１２およびｎ−ＡＮＧａ
Ａｓからなる電子供給層１３が形成される。電子供給層
１３にはさらにリセスが形成され、ゲート電極１４がこ
のリセスに形成される。
また、ソース電極１５およびドレイン電極１６は電子供
給層１３の平坦部に形成される。このようなＨＥＭＴに
おいても、リセス構造によってソース電極部の寄生抵抗
の低減化が図られている。
給層１３の平坦部に形成される。このようなＨＥＭＴに
おいても、リセス構造によってソース電極部の寄生抵抗
の低減化が図られている。
しかしながら、上記従来の高周波用ＦＥＴの製造方法に
おいては、ゲート電極部にリセスを形成するため、次の
ような課題が有った。つまり、リセスを形成するための
エツチングにはバラツキがあり、しかも、このエツチン
グの制御性はそれ程良くない。このため、ゲート電極が
形成されるリセス底面の深さにはバラツキが生じてしま
う。また、このエツチングにより形成されたりセス底面
内の均一性はそれ程良くない。この結果、完成されるＦ
ＥＴの特性にはバラツキが生じてしまう。
おいては、ゲート電極部にリセスを形成するため、次の
ような課題が有った。つまり、リセスを形成するための
エツチングにはバラツキがあり、しかも、このエツチン
グの制御性はそれ程良くない。このため、ゲート電極が
形成されるリセス底面の深さにはバラツキが生じてしま
う。また、このエツチングにより形成されたりセス底面
内の均一性はそれ程良くない。この結果、完成されるＦ
ＥＴの特性にはバラツキが生じてしまう。
本発明はこのような課題を解消するためになされたもの
で、不純物を高濃度に含む層厚の薄い高濃度薄層化層を
半導体基板上に形成する工程と、高濃度薄層化層と同じ
材料からなり不純物を低濃度に含むまたは全く含まない
表面が平坦な低濃度層を高濃度薄層化層上に形成する工
程と、低濃度層の平坦な表面上にゲート電極を形成する
工程と、ゲート電極をマスクとするイオン注入法により
高濃度層を形成する工程と、高濃度層を短時間でアニー
ル処理する工程と、高濃度層上にオーミック電極を形成
する工程とからＦＥＴを製造するものである。
で、不純物を高濃度に含む層厚の薄い高濃度薄層化層を
半導体基板上に形成する工程と、高濃度薄層化層と同じ
材料からなり不純物を低濃度に含むまたは全く含まない
表面が平坦な低濃度層を高濃度薄層化層上に形成する工
程と、低濃度層の平坦な表面上にゲート電極を形成する
工程と、ゲート電極をマスクとするイオン注入法により
高濃度層を形成する工程と、高濃度層を短時間でアニー
ル処理する工程と、高濃度層上にオーミック電極を形成
する工程とからＦＥＴを製造するものである。
また、半導体基板上に不純物を高濃度に含む層厚の薄い
高濃度薄層化層を形成する工程と、高濃度薄層化層と同
じ材料からなり不純物を低濃度に含むまたは全く含まな
い表面が平坦な低濃度層を高濃度薄層化層上に形成する
工程と、低濃度層の平坦な表面上にダミーゲートを形成
する工程と、ダミーゲートをマスクとするイオン注入法
により高濃度層を形成する工程と、高濃度層を短時間で
アニール処理する工程と、高濃度層上にオーミック電極
を形成する工程と、ダミーゲート跡の反転パターンにゲ
ート電極を形成する工程とからＦＥＴを製造するもので
ある。
高濃度薄層化層を形成する工程と、高濃度薄層化層と同
じ材料からなり不純物を低濃度に含むまたは全く含まな
い表面が平坦な低濃度層を高濃度薄層化層上に形成する
工程と、低濃度層の平坦な表面上にダミーゲートを形成
する工程と、ダミーゲートをマスクとするイオン注入法
により高濃度層を形成する工程と、高濃度層を短時間で
アニール処理する工程と、高濃度層上にオーミック電極
を形成する工程と、ダミーゲート跡の反転パターンにゲ
ート電極を形成する工程とからＦＥＴを製造するもので
ある。
ゲート電極はりセスエツチングを施さない平坦な低濃度
層上に形成され、ゲート電極下に形成されるチャネルの
厚さは高濃度薄層化層の厚さによって決定される。
層上に形成され、ゲート電極下に形成されるチャネルの
厚さは高濃度薄層化層の厚さによって決定される。
第１図は、本発明の第１の実施例による製造方法でショ
ットキバリア形ＦＥＴ （ＭＥＳＦＥＴ）が完成される
までの各製造工程を示している。
ットキバリア形ＦＥＴ （ＭＥＳＦＥＴ）が完成される
までの各製造工程を示している。
まず、半絶縁性ＧａＡｓ半導体基板２１上に、アンドー
プＧａＡｓからなるバッファ層２２、ＧａＡｓからなる
高濃度薄層化層２３およびアンドープＧａＡｓからなる
低濃度層２４を結晶成長する（第１図（ａ）参照）。こ
の結晶成長はエピタキシャル成長によって行われ、分子
線エピタキシ法（ＭＢＣ）や有機金属気相成長法（ＭＯ
ＶＰＥ）などを用いた結晶成長装置が使用される。高濃
度薄層化層２３はドナー不純物濃度が４×１０１８個／
ｃｍ３と高く、また、層厚が１００Ａと薄く形成されて
いる。また、低濃度層２４には不純物が含まれておらず
、層厚は３００Ａに形成されている。
プＧａＡｓからなるバッファ層２２、ＧａＡｓからなる
高濃度薄層化層２３およびアンドープＧａＡｓからなる
低濃度層２４を結晶成長する（第１図（ａ）参照）。こ
の結晶成長はエピタキシャル成長によって行われ、分子
線エピタキシ法（ＭＢＣ）や有機金属気相成長法（ＭＯ
ＶＰＥ）などを用いた結晶成長装置が使用される。高濃
度薄層化層２３はドナー不純物濃度が４×１０１８個／
ｃｍ３と高く、また、層厚が１００Ａと薄く形成されて
いる。また、低濃度層２４には不純物が含まれておらず
、層厚は３００Ａに形成されている。
次に、フォトリソグラフィ技術を用いて低濃度層２４上
に素子間分離のためのマスクパターンヲ形成する。そし
て、このマスクパターンを利用したメサエッチングによ
り、バッファ層２２．高濃度薄層化層２３および低濃度
層２４を選択的に除去し、各素子間を電気的に分離する
（同図（ｂ）参照）。分離後、低濃度層２４上のマスク
パターンを除去する。
に素子間分離のためのマスクパターンヲ形成する。そし
て、このマスクパターンを利用したメサエッチングによ
り、バッファ層２２．高濃度薄層化層２３および低濃度
層２４を選択的に除去し、各素子間を電気的に分離する
（同図（ｂ）参照）。分離後、低濃度層２４上のマスク
パターンを除去する。
次に、同様なフォトリソグラフィ技術を用いて、低濃度
層２４上に有機材料または絶縁物からなるダミーゲート
２５のパターンを形成する。そして、このダミーゲート
２５をマスクにし、イオン注入技術によって基板上に８
１イオンを高濃度に注入する。このイオン注入により、
高濃度薄層化層２３および低濃度層２４にｎ 形の高濃
度層２６が形成される（同図（ｃ）参照）。この高濃度
層２６は、ダミーゲート２５に対して自己整合的に形成
されている。
層２４上に有機材料または絶縁物からなるダミーゲート
２５のパターンを形成する。そして、このダミーゲート
２５をマスクにし、イオン注入技術によって基板上に８
１イオンを高濃度に注入する。このイオン注入により、
高濃度薄層化層２３および低濃度層２４にｎ 形の高濃
度層２６が形成される（同図（ｃ）参照）。この高濃度
層２６は、ダミーゲート２５に対して自己整合的に形成
されている。
次に、ダミーゲート２５を含む基板全体上に絶縁物を堆
積し、この後、ダミーゲート２５をリフトオフする。こ
の結果、ダミーゲート２５の跡に反転パターンを有する
絶縁膜２７が形成される（同図（ｄ）参照）。この後、
タングステン・ハロゲンランプを光源に用いて、９００
℃の温度下で短時間（２秒間）のアニール処理を施し、
注入されたＳｉイオンの活性化を行う。
積し、この後、ダミーゲート２５をリフトオフする。こ
の結果、ダミーゲート２５の跡に反転パターンを有する
絶縁膜２７が形成される（同図（ｄ）参照）。この後、
タングステン・ハロゲンランプを光源に用いて、９００
℃の温度下で短時間（２秒間）のアニール処理を施し、
注入されたＳｉイオンの活性化を行う。
次に、フォトリソグラフィ技術により、絶縁膜２７上に
オーミック電極パターンを形成し、ソースおよびドレイ
ン電極に位置する絶縁膜２７を選択的に除去し、高濃度
層２６を部分的に露出させる。そして、露出した高濃度
層２６および電極パターン上に金属を蒸着し、蒸着後、
電極パターンをり、フトオフする。引き続いて合金化処
理を施し、蒸着した金属と高濃度層２６とのオーミック
接触を取る。この結果、ソース電極２８およびドレイン
電極２９が形成される（同図＜ｅ＞参照）。
オーミック電極パターンを形成し、ソースおよびドレイ
ン電極に位置する絶縁膜２７を選択的に除去し、高濃度
層２６を部分的に露出させる。そして、露出した高濃度
層２６および電極パターン上に金属を蒸着し、蒸着後、
電極パターンをり、フトオフする。引き続いて合金化処
理を施し、蒸着した金属と高濃度層２６とのオーミック
接触を取る。この結果、ソース電極２８およびドレイン
電極２９が形成される（同図＜ｅ＞参照）。
次に、同様なフォトリングラフィ技術により基板表面に
ゲート電極パターンを形成し、さらに、この電極パター
ン上に金属を蒸着する。そして、蒸着後、ゲート電極パ
ターンをリフトオフし、ゲート電極３０を形成する。
ゲート電極パターンを形成し、さらに、この電極パター
ン上に金属を蒸着する。そして、蒸着後、ゲート電極パ
ターンをリフトオフし、ゲート電極３０を形成する。
以上の各製造工程を経ることにより、第２図に示される
構造のＭＥＳＦＥＴが完成される。なお、同図において
第１図と同一部分については同符号を用いである。
構造のＭＥＳＦＥＴが完成される。なお、同図において
第１図と同一部分については同符号を用いである。
このような構造において、ソース電極２８およびドレイ
ン電極２９間の電流の通り道であるチャネルは、不純物
が高濃度に含まれたｎ形の高濃度薄層化層２３に形成さ
れる。従って、チャネル厚は高濃度薄層化層２３の厚さ
に比例し、薄く形成される。しかも、本実施例によるＦ
ＥＴはゲート部がリセス構造ではなく、ブレーナ構造に
なっており、ゲート電極３０はリセスエッチングを施さ
ない平坦な低濃度層２４上に形成されている。従って、
ゲート領域部を従来のようにエツチングする必要はなく
なり、エツチングのバラツキに起因する素子特性のバラ
ツキがなくなって製造歩留まりは向上する。
ン電極２９間の電流の通り道であるチャネルは、不純物
が高濃度に含まれたｎ形の高濃度薄層化層２３に形成さ
れる。従って、チャネル厚は高濃度薄層化層２３の厚さ
に比例し、薄く形成される。しかも、本実施例によるＦ
ＥＴはゲート部がリセス構造ではなく、ブレーナ構造に
なっており、ゲート電極３０はリセスエッチングを施さ
ない平坦な低濃度層２４上に形成されている。従って、
ゲート領域部を従来のようにエツチングする必要はなく
なり、エツチングのバラツキに起因する素子特性のバラ
ツキがなくなって製造歩留まりは向上する。
また、高濃度層２６はゲート電極３０に対して自己整合
的に形成されている。このため、ゲート電極３０のショ
ットキ接合部の端部からソース電極２８およびドレイン
電極２９までの一帯が高濃度になり、ソース寄生抵抗が
十分に低減される。
的に形成されている。このため、ゲート電極３０のショ
ットキ接合部の端部からソース電極２８およびドレイン
電極２９までの一帯が高濃度になり、ソース寄生抵抗が
十分に低減される。
従って、高周波特性に優れた素子が得られる。また、高
濃度層２６は短時間でアニール処理されるため、高濃度
層２６から他の層への不純物の拡散は少ない。
濃度層２６は短時間でアニール処理されるため、高濃度
層２６から他の層への不純物の拡散は少ない。
また、チャネルが形成される活性層は高濃度薄層化して
いるため、ＦＥＴで問題となる短チヤネル効果は少なく
、ゲート長を短縮していっても素子特性は劣化しない。
いるため、ＦＥＴで問題となる短チヤネル効果は少なく
、ゲート長を短縮していっても素子特性は劣化しない。
また、活性層である高濃度薄層化層２３上に不純物が含
まれていない低濃度層２４を設け、この低濃度層２４上
にゲート電極３０を形成しているため、ショットキ特性
は劣化しない。また、ＦＥＴの各層はＧａＡｓを同一材
料として形成されているため、各層の界面での構成原子
の拡散といった問題もなく、制御性の良い層が得られる
。高濃度層２６と低濃度層２４との界面でも、それぞれ
の構成原子の拡散がほとんどなく、界面の劣化は生じな
い。
まれていない低濃度層２４を設け、この低濃度層２４上
にゲート電極３０を形成しているため、ショットキ特性
は劣化しない。また、ＦＥＴの各層はＧａＡｓを同一材
料として形成されているため、各層の界面での構成原子
の拡散といった問題もなく、制御性の良い層が得られる
。高濃度層２６と低濃度層２４との界面でも、それぞれ
の構成原子の拡散がほとんどなく、界面の劣化は生じな
い。
第３図は、本発明の第２の実施例による製造方法によっ
て製造されたＭＥＳＦＥＴの断面を示している。本実施
例によるＭＥＳＦＥＴはゲート電極の形状が上記の第１
の実施例と相違しており、その製造方法は以下のようで
ある。
て製造されたＭＥＳＦＥＴの断面を示している。本実施
例によるＭＥＳＦＥＴはゲート電極の形状が上記の第１
の実施例と相違しており、その製造方法は以下のようで
ある。
まず、半絶縁性のＧａＡｓ半導体基板３１上にＧａＡｓ
からなるバッファ層３２をエピタキシャル成長する。次
に、不純物を高濃度に含む層厚の薄い高濃度薄層化層３
３をバッファ層３２上にエピタキシャル成長する。引き
続いて、この高濃度薄層化層３３と同じＧａＡｓ材料か
らなり、不純物を低濃度に含む、表面が平坦な低濃度層
３４を高濃度薄層化層３３上にエピタキシャル成長する
。
からなるバッファ層３２をエピタキシャル成長する。次
に、不純物を高濃度に含む層厚の薄い高濃度薄層化層３
３をバッファ層３２上にエピタキシャル成長する。引き
続いて、この高濃度薄層化層３３と同じＧａＡｓ材料か
らなり、不純物を低濃度に含む、表面が平坦な低濃度層
３４を高濃度薄層化層３３上にエピタキシャル成長する
。
次に、フォトリソグラフィ技術を用いて、低濃度層３４
の平坦な表面上にゲート電極３５を形成する。そして、
このゲート電極３５をマスクとするイオン注入法により
、ゲート電極３５に対して自己整合的に高濃度層３６を
形成する。この後、この高濃度層３６を短時間でアニー
ル処理する。そして、フォトリングラフィ技術を用いて
この高濃度層３６上にソース電極３７およびドレイン電
極３８を形成する。
の平坦な表面上にゲート電極３５を形成する。そして、
このゲート電極３５をマスクとするイオン注入法により
、ゲート電極３５に対して自己整合的に高濃度層３６を
形成する。この後、この高濃度層３６を短時間でアニー
ル処理する。そして、フォトリングラフィ技術を用いて
この高濃度層３６上にソース電極３７およびドレイン電
極３８を形成する。
本実施例による製造方法によって製造されたＦＥＴも、
平坦な低濃度層３４上にゲート電極３５が形成され、リ
セス・エツチングに起因する従来の問題は生じない。そ
の他、上記第１の実施例と同様な効果を奏する。
平坦な低濃度層３４上にゲート電極３５が形成され、リ
セス・エツチングに起因する従来の問題は生じない。そ
の他、上記第１の実施例と同様な効果を奏する。
以上説明したように本発明によれば、ゲート電極はリセ
スエッチングを施さない平坦な低濃度層上に形成され、
ゲート電極下に形成されるチャネルの厚さは高濃度薄層
化層の厚さによって決定される。
スエッチングを施さない平坦な低濃度層上に形成され、
ゲート電極下に形成されるチャネルの厚さは高濃度薄層
化層の厚さによって決定される。
このため、従来のように、リセス・エツチングのバラツ
キに基づいて素子特性がバラツクといったことがなくな
り、製造歩留まりは向上する。しかも、ＦＥＴの各層は
同一材料で形成されているため、簡素な構造でかつ制御
性の良い層が得られる。また、高濃度層はゲート電極に
対して自己整合的に形成されているため、ソース寄生抵
抗が小さくなる。
キに基づいて素子特性がバラツクといったことがなくな
り、製造歩留まりは向上する。しかも、ＦＥＴの各層は
同一材料で形成されているため、簡素な構造でかつ制御
性の良い層が得られる。また、高濃度層はゲート電極に
対して自己整合的に形成されているため、ソース寄生抵
抗が小さくなる。
従って、本発明によれば高性能なＦＥＴが再現性、制御
性良く得られるため、ＭＭＩＣ（マイクロ波モノリシッ
クＩＣ）などの基本素子として利用すると効果的である
。
性良く得られるため、ＭＭＩＣ（マイクロ波モノリシッ
クＩＣ）などの基本素子として利用すると効果的である
。
第１図は本発明の第１の実施例による製造方法によって
ＭＥ Ｓ Ｆ ＥＴが製造されるまでの各工程における
ＦＥＴ断面図、ｍ２図は第１図に示された製造方法によ
って製造されたＭＥＳＦＥＴの構造を示す断面図、第３
図は本発明の第２の実施例による製造方法によって製造
されたＭＥＳＦＥＴの構造を示す断面図、第４図はりセ
ス構造を採用した従来のＭＥＳＦＥＴの構造を示す断面
図、第５図はリセス構造を採用した従来のＨＥＭＴの構
造を示す断面図である。 ２１・・・半絶縁性半導体基板（ＧａＡｓ）、２２・・
・バッファ層（アンドープＧａＡｓ）、２３・・・高濃
度薄層化層（ＧａＡｓ） 、２４・・・低濃度層（アン
ドープＧ ａ Ａ ｓ ） 、２６・・・高濃度層、２
７・・・絶縁膜、２８・・・ソース電極、２９・・・ド
レイン電極、３０・・・ゲート電極。
ＭＥ Ｓ Ｆ ＥＴが製造されるまでの各工程における
ＦＥＴ断面図、ｍ２図は第１図に示された製造方法によ
って製造されたＭＥＳＦＥＴの構造を示す断面図、第３
図は本発明の第２の実施例による製造方法によって製造
されたＭＥＳＦＥＴの構造を示す断面図、第４図はりセ
ス構造を採用した従来のＭＥＳＦＥＴの構造を示す断面
図、第５図はリセス構造を採用した従来のＨＥＭＴの構
造を示す断面図である。 ２１・・・半絶縁性半導体基板（ＧａＡｓ）、２２・・
・バッファ層（アンドープＧａＡｓ）、２３・・・高濃
度薄層化層（ＧａＡｓ） 、２４・・・低濃度層（アン
ドープＧ ａ Ａ ｓ ） 、２６・・・高濃度層、２
７・・・絶縁膜、２８・・・ソース電極、２９・・・ド
レイン電極、３０・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、不純物を高濃度に含む層厚の薄い高濃度薄層化層を
半導体基板上に形成する工程と、この高濃度薄層化層と
同じ材料からなり不純物を低濃度に含むまたは全く含ま
ない表面が平坦な低濃度層を前記高濃度薄層化層上に形
成する工程と、前記低濃度層の平坦な表面上にゲート電
極を形成する工程と、このゲート電極をマスクとするイ
オン注入法により前記ゲート電極に対して自己整合的に
高濃度層を形成する工程と、この高濃度層を短時間でア
ニール処理する工程と、前記高濃度層上にオーミック電
極を形成する工程とを備えたことを特徴とする電界効果
トランジスタの製造方法。 ２、不純物を高濃度に含む層厚の薄い高濃度薄層化層を
半導体基板上に形成する工程と、この高濃度薄層化層と
同じ材料からなり不純物を低濃度に含むまたは全く含ま
ない表面が平坦な低濃度層を前記高濃度薄層化層上に形
成する工程と、前記低濃度層の平坦な表面上にダミーゲ
ートを形成する工程と、このダミーゲートをマスクとす
るイオン注入法により前記ダミーゲートに対して自己整
合的に高濃度層を形成する工程と、この高濃度層を短時
間でアニール処理する工程と、前記高濃度層上にオーミ
ック電極を形成する工程と、前記ダミーゲート跡の反転
パターンにゲート電極を形成する工程とを備えたことを
特徴とする電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24362790A JPH04122033A (ja) | 1990-09-13 | 1990-09-13 | 電界効果トランジスタの製造方法 |
| CA002089583A CA2089583A1 (en) | 1990-09-13 | 1993-02-16 | Field-effect transistor and process for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24362790A JPH04122033A (ja) | 1990-09-13 | 1990-09-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122033A true JPH04122033A (ja) | 1992-04-22 |
Family
ID=17106641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24362790A Pending JPH04122033A (ja) | 1990-09-13 | 1990-09-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0837510A2 (en) * | 1996-10-16 | 1998-04-22 | Sanyo Electric Co. Ltd | Field effect transistor and manufacturing method thereof |
-
1990
- 1990-09-13 JP JP24362790A patent/JPH04122033A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0837510A2 (en) * | 1996-10-16 | 1998-04-22 | Sanyo Electric Co. Ltd | Field effect transistor and manufacturing method thereof |
| EP0837510A3 (en) * | 1996-10-16 | 1999-07-21 | Sanyo Electric Co. Ltd | Field effect transistor and manufacturing method thereof |
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