KR100279250B1 - 화합물 반도체 소자 및 그 제조방법 - Google Patents

화합물 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100279250B1
KR100279250B1 KR1019970076722A KR19970076722A KR100279250B1 KR 100279250 B1 KR100279250 B1 KR 100279250B1 KR 1019970076722 A KR1019970076722 A KR 1019970076722A KR 19970076722 A KR19970076722 A KR 19970076722A KR 100279250 B1 KR100279250 B1 KR 100279250B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
ohmic metal
compound semiconductor
insulating
Prior art date
Application number
KR1019970076722A
Other languages
English (en)
Other versions
KR19990056711A (ko
Inventor
김송강
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970076722A priority Critical patent/KR100279250B1/ko
Publication of KR19990056711A publication Critical patent/KR19990056711A/ko
Application granted granted Critical
Publication of KR100279250B1 publication Critical patent/KR100279250B1/ko

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 메스페트(MESFET) 또는 헴트(HEMT)와 같은 화합물 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 화합물 반도체 기판상에 에피택셜층 및 절연층을 순차적으로 형성한다. 그다음으로, 절연층 및 에피택셜층을 소정 부분 패터닝하여, 소자 영역을 한정한 후, 절연층을 소정 형태로 패터닝한다. 그리고나서, 패터닝된 절연층 양측에, 절연층과 동일한 높이로, 내화성 금속을 포함하는 오믹 금속층을 형성한다음, 오믹 금속층 측벽에 절연층이 소정 두께분 남도록, 절연층을 식각한다. 그후, 잔존하는 절연층과 상기 에피택셜층과 접촉면적을 줄이기 위하여, 상기 절연층을 언더컷 식각하고, 오믹 금속층 측벽의 절연층 양측에 게이트 전극을 형성한다.

Description

화합물 반도체 소자 및 그 제조방법
본 발명은 화합물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 메스페트(이하, MESFET) 또는 헴트(이하 HEMT)와 같은 화합물 반도체 소자 및 그 제조방법에 관한 것이다.
초고주파 집적회로 소자(MMIC)인 HEMT(high electron mobility transistor), MESFET(metal semiconductor field effect transistor) 소자들은 현재의 핸드폰, 위성 통신등과 같은 무선 통신등에 있어서, 필수적인 소자이다.
그 이유는 MESFET 및 HEMT는 대부분 화합물 반도체 기판이 실리콘 기판보다 높은 전자 이동도, 빠른 포화 속도 및 전송 속도를 갖는다.
또한, MESFET은 반절연성 기판위에 형성되므로, 전기적으로 격리되고, 기생 용량이 실리콘 기판에 형성되는 소자에 비하여 적다는 장점을 갖는다.
도 1은 종래의 MESFT/HEMT 소자의 단면도로서, 도면에서와 같이, 화합물 반도체 기판(1) 예를들어, GaAs 기판 상에 에피텍셜층(2)이 형성된다. 이 에피텍셜층은 화합물로된 단결정층이다. 이 에피택셜층(2) 상부의 소정 부분에는 일정 간격을 두고 오믹 금속층(3)이 형성된다. 여기서, 오믹 금속층(3)은 AuGe층이다. 이 오믹 금속층(3) 사이의 공간에는 공지된 포토리소그라피-리프트 오프(photolithography lift off) 방식으로 게이트 전극(4)이 형성된다. 이때, 게이트 전극(4)은 약 0.1 내지 1㎛ 정도의 폭을 갖는다. 이때, 이 게이트 전극(4)의 폭은 MESFET/HEMT의 초고주파 특성을 결정한다.
그러나, 상기와 같은 MESFET/HEMT에서, 오믹 금속층(3)을 AuGe층으로 사용함에 따라 다음과 같은 문제점이 발생된다.
첫째로, MESFET/HEMT에서 AuGe로 된 오믹 금속층(3)은 공정 진행중 믹싱(mixing) 특성이 우수하여, 이후 공정을 진행하게 되면, 초기 증착시의 형태를 지니지 않고, 도 1에서와 같이 둥근 형태로 뭉쳐진다. 이와같이, 오믹 금속층(3)이 둥글게 뭉쳐지는 현상을 볼링업(balling-up)현상이라 한다. 이로 인하여, 가장자리 부분에서 난반사가 발생되어, 이후의 게이트 전극을 얼라인(align)하는데 어려움이 있다.
둘째로, MESFET/HEMT의 게이트 전극(4)은 상기한 바와 같이, 리프트 오프 방식 즉, 오믹 금속층(3)이 형성된 상부에 포토레지스트막을 형성하고, 포토레지스트막이 존재하지 않는 부분에 게이트 전극(4)을 형성한다. 그러나, 상기와 같이 오믹 금속층(3)에 볼링업과 같은 문제점이 발생되어, 제 형태를 유지하지 못하면, 포토레지스트막이 균일한 두께로 형성되기 어렵다. 이로 인하여, 게이트 전극(4)의 형상을 확보하기 어렵게 되어, MESFET/HEMT의 수율 및 생산성이 저하된다.
따라서, 본 발명은 오믹 금속층의 볼링업 현상을 방지하여, 게이트 전극의 형태를 확보할 수 있는 화합물 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 상기한 화합물 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 화합물 반도체 소자의 단면도
도 2a 내지 도 2f는 본 발명에 따른 화합물 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 화합물 반도체 기판 12 : 에피택셜층
13 : 절연층 14 : 제 1 포토레지스트 패턴
15 : 오믹 금속층 16 : 제 2 포토레지스트 패턴
17 : 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 화합물 반도체 기판, 상기 화합물 반도체 기판상에 소자 영역별로 분리된 에피택셜층, 상기 에피택셜층상에 등간격으로 이격된 오믹 금속층, 상기 오믹 금속층에서 마주하는 오믹 금속층의 측벽에 설치되는 절연층, 상기 오믹 금속층 측벽의 절연층 사이에 각각 설치되는 게이트 전극을 포함하며, 상기 오믹 금속층은 내화성 금속막을 포함하고, 상기 절연층은 실리콘 질화막인 것을 특징으로 한다.
또한, 본 발명은, 화합물 반도체 기판상에 에피택셜층 및 절연층을 순차적으로 형성하는 단계; 상기 절연층 및 에피택셜층을 소정 부분 패터닝하여, 소자 영역을 한정하는 단계; 상기 절연층을 소정 형태로 패터닝하는 단계; 상기 패터닝된 절연층 양측에, 절연층과 동일한 높이로 오믹 금속층을 형성하는 단계; 상기 오믹 금속층 측벽에 절연층이 소정 두께분 남도록, 절연층을 식각하는 단계; 상기 잔존하는 절연층과 상기 에피택셜층과 접촉면적을 줄이기 위하여, 상기 절연층을 언더컷 식각하는 단계; 상기 오믹 금속층 측벽의 절연층 양측에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 오믹 금속층을 형성하기 위한 리프트 오프 마스크로서, 형상 유지 특성이 우수한 실리콘 질화막을 형성하여 오믹 금속층의 두께를 확보한다. 또한, 오믹 금속층내에 금속간의 뭉침 특성을 방지하는 내화성 금속막을 개재하여 볼링업 현상이 방지된다. 따라서, 원하는 형태의 MESFET/HEMT의 게이트 전극을 형성할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명에 따른 화합물 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도 2a를 참조하여, 화합물 반도체 기판(11) 예를들어, GaAs 기판상에 에피택셜층(12)이 성장된다. 이 에피택셜층(12)은 기판 표면의 상태를 좋게하여 소자 특성을 개선하기 위한 버퍼층(12a)과, 전자들이 이동하는 활성층(12b)과, 전자들의 베리어 역할을 하는 저항성층(12c) 및 이후 형성되는 금속막과 오믹 역할을 하는 오믹층(12d)이 순차적으로 적층된 구조를 갖는다. 여기서, 버퍼층(12a)은 예를들어, 단결정 GaAs층이고, 활성층은 InGaAs층 또는 GaAs층으로 형성될 수 있으며, 저항성층(12c)은 밴드갭이 InGaAs보다 큰 AlGaAs층이 될 수 있고, 오믹 형성층은 이후의 오믹 금속층과 접촉이 용이하도록, 고농도 불순물(n+)이 도핑된 GaAs층이 이용될 수 있다. 또한, 에피택셜층(12)은 MBE(molecule beam evaporator) 또는 MOCVD(metal organic chemical vapor deposition) 장치에 의하여 성장된다. 이어, 에피택셜층(12) 상부에 이후에 형성될 오믹 금속층의 두께를 확보할 수 있도록 절연층(13)이 형성된다. 이 절연층(13)으로는 실리콘 질화막(13)이 이용되는데, 이 실리콘 질화막(13)은 소정의 공정이 진행되어도, 그 형상이 불변한다. 이에따라, 이후에 오믹 금속층 및 게이트 전극을 형성하는데 있어서, 그들의 두께를 확보하게 된다. 여기서, 실리콘 질화막(13)은 이후의 오믹 금속층의 두께, 예를들어 3500 내지 3700Å 정도로 증착된다.
그후, 도 2b에 도시된 바와 같이, 실리콘 질화막(13)과 에피택셜층(12)은 소자 영역을 한정하기 위하여, 소정 부분 패터닝된다.
그리고나서, 도 2c에 도시된 바와 같이, 실리콘 질화막(13) 상부에 이후의 오믹 금속층(13)이 형성될 부분이 노출될 수 있도록 제 1 포토레지스트 패턴(14)이 형성된다. 이 제 1 포토레지스트 패턴(14)의 형태로 실리콘 질화막(13)이 패터닝된다
도 2d에서와 같이, 제 1 포토레지스트 패턴(14)은 공지의 방식으로 제거한다. 이어, 패터닝된 실리콘 질화막(13) 양측에 공지의 리프트 오프 방식으로 본 실시예에 따른 오믹 금속층(15)이 형성된다. 이 오믹 금속층(15)은 종래와 같이 AuGe계열의 금속층에 내화성 금속막 예를들어 Ni,Pt층을 개재한 것으로서, 더욱 바람직하게는, AuGe층, Ni층, Au층, Pt층 및 Au층이 적층되어 이루어진다. 이때, 본 실시예의 오믹 금속층(14)으로 Ni,Pt과 같은 내화성 금속을 개재하는 것은, 내화성 금속막이 소정의 공정을 진행된 후에도 제 형태를 유지하여, 금속막들끼리 뭉치지 않게한다. 따라서, 증착당시의 형상을 거의 유지시킨다. 따라서, 오믹 금속층의 볼링업과 같은 현상이 발생되지 않는다. 아울러, 공정 진행후에도 그 두께 및 형상이 변화되지 않는 실리콘 질화막이 오믹 금속층의 리프트 오프 마스크로서 작용되므로, 오믹 금속층(14)의 두께를 확보할 수 있다. 이때, 오믹 금속층(15)의 AuGe층은 750 내지 850Å, Ni층은 140 내지 160Å, Au층은 900 내지 1100Å, Pt층은 140 내지 160Å, Au층은 1400 내지 1600Å 두께로 형성됨이 바람직하다. 그후, 오믹 금속층(15) 표면을 균일하고 평탄하게 하기 위하여, 약 370℃ 정도에서 급속 열처리를 진행한다.
그후, 도 2e에 도시된 바와 같이, 화합물 반도체 기판(11) 상에는 포토레지스트막이 피복되고, 게이트 전극 예정 영역이 노출되도록 노광 및 현상되어, 제 2 포토레지스트 패턴(16)이 형성된다. 이때, 제 2 포토레지스트 패턴(15)은 오믹 금속층(15) 및 실리콘 질화막(13) 표면이 평탄하므로, 균일한 두께로 형성된다. 그리고나서, 제 2 포토레지스트 패턴(16)의 형태로, 실리콘 질화막(13)이 식각된다.
그리고나서, 도 2f에 도시된 바와 같이, 제 2 포토레지스트 패턴(16)이 공지의 방식으로 제거된다. 그후, 실리콘 질화막(13)은 MESFET/HEMT의 문턱 전압의 크기를 조절하기 위하여, 습식 식각 방식에 의하여 언더컷 즉, 역 메사 형태로 식각된다. 이에따라, 에피택셜층(12)과 실리콘 질화막(13)의 접촉 면적을 최소화시킨다. 그후, 실리콘 질화막(13) 사이의 공간에 공지의 방식에 의하여 게이트 전극(17)이 형성된다. 이때, 게이트 전극(17)은 오믹 금속층(15)의 두께가 확보되어 있으므로, 공정자가 원하는 형태로 형성된다. 이 게이트 전극(17)은 Ti층과 Pt층과 Au층의 적층막으로 되고, Ti층은 약 900 내지 1100Å, Pt층은 90 내지 110Å, Au층은 6400 내지 6600Å의 두께로 형성된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 오믹 금속층을 형성하기 위한 리프트 오프 마스크로서, 형상 유지 특성이 우수한 실리콘 질화막을 형성하여 오믹 금속층의 두께를 확보한다. 또한, 오믹 금속층내에 금속간의 뭉침 특성을 방지하는 내화성 금속막을 개재하여 볼링업 현상이 방지된다. 따라서, 원하는 형태의 MESFET/HEMT의 게이트 전극을 형성할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 화합물 반도체 기판;
    상기 화합물 반도체 기판상에 소자 영역별로 분리된 에피택셜층;
    상기 에피택셜층상에 등간격으로 이격된 오믹 금속층;
    상기 오믹 금속층 중, 서로 마주하는 오믹 금속층의 측벽에 설치되는 절연층;
    상기 오믹 금속층 측벽의 절연층 사이에 각각 설치되는 게이트 전극을 포함하며,
    상기 오믹 금속층은 내화성 금속막을 포함하고,
    상기 절연층은 실리콘 질화막인 것을 특징으로 하는 화합물 반도체 소자.
  2. 제 1 항에 있어서, 상기 오믹 금속층은 AuGe층, Ni층, Au층, Pt층 및 Au층의 적층구조인 것을 특징으로 하는 화합물 반도체 소자.
  3. 제 1 항에 있어서, 상기 오믹 금속층 측벽에 있는 실리콘 질화막은 역 메사 형태인 것을 특징으로 하는 화합물 반도체 소자.
  4. 제 1 항에 있어서, 상기 에피택셜층은, 단결정 버퍼층과, 그 상부에 전자 이동 통로인 활성층, 상기 활성층 상부에 전자 베리어인 저항성층 및 상기 저항성층 상의 오믹층을 포함하는 것을 특징으로 하는 화합물 반도체 소자.
  5. 화합물 반도체 기판상에 에피택셜층 및 절연층을 순차적으로 형성하는 단계;
    상기 절연층 및 에피택셜층을 소정 부분 패터닝하여, 소자 영역을 한정하는 단계;
    상기 절연층을 소정 형태로 패터닝하는 단계;
    상기 패터닝된 절연층 양측에, 절연층과 동일한 높이로 오믹 금속층을 형성하는 단계;
    상기 오믹 금속층 측벽에 절연층이 소정 두께분 남도록, 절연층을 식각하는 단계;
    상기 잔존하는 절연층과 상기 에피택셜층과 접촉면적을 줄이기 위하여, 상기 절연층을 언더컷 식각하는 단계;
    상기 오믹 금속층 측벽의 절연층 양측에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 에피택셜층을 형성하는 단계는, 단결정 버퍼층과, 그 상부에 전자 이동 통로인 활성층, 상기 활성층 상부에 전자 베리어인 저항성층 및 상기 저항성층 상의 오믹층을 순차적으로 에피택셜 성장하는 단계인 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 절연층은 실리콘 질화막인 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 절연층 양측에 오믹 금속층을 형성하는 단계는, 상기 절연층 양측에 리프트 오프 방식으로 오믹 금속층을 형성하는 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 오믹 금속층은 AuGe층, Ni층, Au층, Pt층 및 Au층의 적층하여 형성된 막인 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  10. 제 5 항에 있어서, 상기 오믹 금속층 측벽에 절연층이 소정 두께분 남도록, 절연층을 식각하는 단계는, 상기 화합물 반도체 기판상에 절연층의 소정 부분이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 형태로 상기 절연층을 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
KR1019970076722A 1997-12-29 1997-12-29 화합물 반도체 소자 및 그 제조방법 KR100279250B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970076722A KR100279250B1 (ko) 1997-12-29 1997-12-29 화합물 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970076722A KR100279250B1 (ko) 1997-12-29 1997-12-29 화합물 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19990056711A KR19990056711A (ko) 1999-07-15
KR100279250B1 true KR100279250B1 (ko) 2001-02-01

Family

ID=66171967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970076722A KR100279250B1 (ko) 1997-12-29 1997-12-29 화합물 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100279250B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403674B1 (ko) * 2002-01-19 2003-10-30 한국전자통신연구원 급속 냉각에 의한 고출력 고주파수 고전자이동도트랜지스터 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6015978A (ja) * 1983-07-07 1985-01-26 Nec Corp 電界効果トランジスタの製造方法
JPH09260643A (ja) * 1996-03-26 1997-10-03 Hitachi Cable Ltd 高電子移動度トランジスタ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6015978A (ja) * 1983-07-07 1985-01-26 Nec Corp 電界効果トランジスタの製造方法
JPH09260643A (ja) * 1996-03-26 1997-10-03 Hitachi Cable Ltd 高電子移動度トランジスタ

Also Published As

Publication number Publication date
KR19990056711A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
US6573129B2 (en) Gate electrode formation in double-recessed transistor by two-step etching
US7244973B2 (en) Field-effect semiconductor device and method for making the same
US7829957B2 (en) Semiconductor device and manufacturing method thereof
US4377899A (en) Method of manufacturing Schottky field-effect transistors utilizing shadow masking
KR100262940B1 (ko) 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법
US6144048A (en) Heterojunction field effect transistor and method of fabricating the same
US6090649A (en) Heterojunction field effect transistor and method of fabricating the same
KR100279250B1 (ko) 화합물 반도체 소자 및 그 제조방법
JPH0260222B2 (ko)
KR100230744B1 (ko) 반도체 소자의 제조방법
EP0833379A2 (en) Semiconductor device and manufacturing method thereof
JPH05129345A (ja) マイクロ波集積回路の製造方法
US5177026A (en) Method for producing a compound semiconductor MIS FET
KR100644812B1 (ko) 고주파 전자 소자 및 그 제작방법
KR100578341B1 (ko) 고주파 전자소자의 제조 방법
JPH01144681A (ja) バイポーラトランジスタの製造方法
JP2002009275A (ja) 電界効果型化合物半導体装置
JP2001313270A (ja) 有機材料膜の加工方法および半導体装置の製造方法
JP3153560B2 (ja) 半導体装置の製造方法
JP2607310B2 (ja) 電界効果トランジスタの製造方法
JPH04212428A (ja) 半導体装置の製造方法
JPH0521473A (ja) 電界効果トランジスタの製造方法
JPH08191080A (ja) 化合物半導体装置及びその製造方法
JPH04122033A (ja) 電界効果トランジスタの製造方法
JPS63171A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050923

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee