KR100230744B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 초고주파 집적회로에 이용되는 HEMT 또는 MESFET 소자를 제조함에 있어서, 상기 소자들의 게이트 전극의 선폭을 감소시키기 위한 방법을 제공한다. 제공된 본 발명의 방법은, 반도체 기판 상에 제1금속막, 절연막, 제2금속막을 순차적으로 증착하는 단계 ; 상기 제2금속막 상에 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 형태로 상기 제2금속막과 절연막을 식각하는 단계; 식각이 이루어진 절연막의 가장자리 부분을 사이드 식각하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 제1금속막 상부와 절연막의 양측부에 제2금속막까지의 높이와 동일한 높이를 갖는 감광막을 형성하는 단계; 잔류되어 있는 제2금속막, 절연막 및 그 하부의 제1금속막 부분을 제거하여 T자형 요홈을 형성하는 단계; 전체 상부에 상기 T자형 요홈을 매립하는 게이트 전극용 물질막을 형성하는 단계; 상기 게이트 전극용 물질막 상에 상기 T자형 요홈을 포함하는 영역을 덮는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴의 형태로 상기 게이트 전극용 물질막을 식각하여, 게이트 전극을 형성하는 단계; 및 상기 제2마스크 패턴, 감광막, 및 제1금속막을 제거하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조방법
발명의 기술분야
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 메스펫(MESFET) 및 에치이엠티(HEMT) 소자의 게이트 전극 형성방법에 관한 것이다.
종래 기술
현재의 핸드폰, 위성 통신등과 같은 무선 통신등에 이용되는 초고주파 집적회로 소자(MMIC)는 HEMT(High Electron Mobility Transistor), 및 MESFET(Metal Semiconductor Field Effect Transistor) 소자들이 필수적으로 요구된다.
그 이유는, MESFET이 높은 전자 이동도와 포화 속도를 갖는 소자로서, 실리콘으로 구성된 소자보다 빠른 전송 속도를 갖기 때문이다.
이러한 MESFET은 반절연성 기판 위에 형성되므로, 전기적으로 격리되고, 기생 용량이 실리콘 기판에 형성되는 소자에 비하여 적다는 장점을 갖는다.
한편, MESFET과 HEMT는 이득, 잡음 등과 같은 고주파 특성을 개선하기 위하여, 미세한 선폭, 예를들어, 0.25㎛ 이하의 선폭을 갖는 게이트 전극이 요구된다.
미세한 선폭을 갖는 게이트 전극을 형성하기 위하여, 종래에는 게이트 전극용 물질막을 형성한 후, 상기 게이트 전극용 물질막 상에 I-라인의 노광 장비를 이용한 리소그라피 공정, 또는, 전자빔 리소그라피 공정을 통해 미세 폭의 마스크 패턴을 형성하고, 이어서, 미세 폭의 마스크 패턴을 이용산 식각 공정을 수행하여 0.25㎛ 이하의 폭을 갖는 게이트 전극을 형성하였다.
그러나, I-라인의 노광 장비를 이용한 종래의 리소그라피 공정에 따르면, I-라인 장비의 자체적인 해상도로 인하여 0.25㎛ 이하의 폭을 갖는 게이트 전극을 형성하는데 어려움이 있다.
또한, 전자빔 리소그라피 공정을 이용할 경우에는, 제조 비용 및 공정 시간이 증가하게 되는 단점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 일반적인 리소그라피 공정을 이용하면서도, 0.25㎛ 이하 폭의 게이트 전극을 형성할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
제1a도 내지 제1j도는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
제2도는 본 발명의 갈륨 아세나이드를 주요소로 하는 에치이엠티 (HEMT) 기판을 나타낸 단면도.
제3도는 본 발명의 갈륨 아세나이드를 주요소로 하는 메스펫(MESFET) 기판을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 제1금속막 3 : 절연막
4 : 제2금속막 5 : 제1마스크 패턴
6 : T자형 구조물 7 : 감광막
8 : 게이트 전극용 물질막 9 : 제2마스크 패턴
10 : 게이트 전극 100 : 반도체 기판
A : T자형 요홈
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 제1금속막, 절연막, 제2금속막을 순차적으로 증착하는 단계; 상기 제2금속막 상에 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 형태로 상기 제2금속막과 절연막을 식각하는 단계; 식각이 이루어진 절연막의 가장자리 부분을 사이드 식각하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 제1금속막 상부와 절연막의 양측부에 제2금속막까지의 높이와 동일한 높이를 갖는 감광막을 형성하는 단계; 잔류되어 있는 제2금속막, 절연막 및 그 하부의 제1금속막 부분을 제거하여 T자형 요홈을 매립하는 게이트 전극용 물질막을 형성하는 단계; 상기 게이트 전극용 물질막 상에 상기 T자형 요홈을 포함하는 영역을 덮는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴의 형태로 상기 게이트 전극용 물질막을 식각하여, 게이트 전극을 형성하는 단계; 및 상기 제2마스크 패턴, 감광막, 및 제1금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 절연막의 사이드 식각 정도에 따라 최종적으로 얻게 되는 게이트 전극의 선폭을 조절할 수 있기 때문에, 일반적인 리소그라피 공정으로도 0.25㎛ 이하의 선폭을 갖는 게이트 전극을 형성할 수 있으며, 특히, 전자빔 리소그라피 공정을 이용하지 않는 것에 기인하여, 제조비용 및 공정 시간을 감소시킬 수 있다.
[실시예]
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 자세히 설명하기로 한다.
첨부한 도면 제1a도 내지 제1j도는 본 발명의 실시예에 E 다른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 제1a도에 도시된 바와 같이, 반도체 기판(100) 상에 제1금속막(2)과 절연막(3) 및 제2금속막(4)이 순차적으로 증착되고, 상기 제2금속막(4) 상에 제1마스크 패턴(5)이 공지된 포토리소그라피 공정에 의해, 대략 1㎛ 정도의 폭으로 형성된다.
여기서, 제1 및 제2금속막(2, 4)과 절연막(3)은 그들간의 식각 선택비의 차가 현저한 막들이며, 특히, 절연막(3)은 제1 및 제2금속막(2, 4)에 비하여 식각 선택비가 우수하다. 한 예로, 제1 및 제2금속막(2, 4)으로는 니켈막이 이용되고, 절연막으로는 실리콘 질화막 또는 실리콘 산화막이 이용된다.
또한, 반도체 기판(100)은 제2도에 도시된 바와 같이, 반절연성 갈륨 아세나이드(GaAs) 기판(101) 상에 갈륨 아세나이드 버퍼층(102)이 형성되고, 그 상부에 절연성을 갖는 인듐 갈륨 아세나이드(InGaAs)활성층(103)과 절연성을 갖는 알루미늄 갈륨 아세테이트(AlGaAs) 스페이서층(104)이 순차적으로 형성되고, 상기 스페이서층(104) 상에는 N형의 알루미늄 갈륨 아세나이드(AlGaAs) 캐리어 공급층(105) 및 N형의 갈륨 아세나이드 오믹층(106)이 형성된 P-HEMT 기판이거나, 또는, 제 3 도에 도시된 바와 같이, 반절연성 갈륨 아세나이드 기판(101)상에 갈륨 아세나이드 버퍼층(112), N형의 갈륨 아세나이드 활성층(113) 및 고농도 N형의 갈륨 아세나이드 오믹층(114)이 형성된 기판이다.
다음으로, 제1b도에 도시된 바와 같이, 제1마스크 패턴(5)의 형태로 하부의 제 2 금속막(4)과 절연막(3)이 패터닝되고, 이어서, 제1c도에 도시된 바와 같이, 식각이 이루어진 절연막(4)은 그 폭이 대략 0.25㎛ 정도가 되도록, 반응성 이온 식각 공정에 의하여, 그 양측 가장자리 부분이 사이드 식각된다. 여기서, 절연막(3)의 폭은 사이드 식각 정도에 따라 조절될 수 있으며, 이때, 절연막(3)의 폭은 최종적으로 얻게 되는 게이트 전극의 선폭이 된다.
그 다음, 제1d도에 도시된 바와 같이, 제1마스크 패턴은 제거되고, 이 결과로, 제1금속막(2) 상에 제 2 금속막(4) 및 절연막(3)으로 이루어진 T자형의 구조물(6)이 형성된다.
계속해서, 제1e도에 도시된 바와 같이, T자형 구조물(6)이 충분히 매립되도록 전체 상부에 감광막(7)이 도포되고, 이어서, 제1f도에 도시된 바와 같이, 감광막(7)은 반응성 이온 식각 방식에 의하여, 제2금속막(4) 표면이 노출되도록 반응성 이온 식각되고, 이 결과로, 잔류된 감광막(7)의 두께는 제2금속막(4)까지의 높이와 동일하게 된다.
다음으로, 제1g도에 도시된 바와 같이, 게이트 전극이 형성될 반도체 기판(100) 부분이 노출되도록, 잔류되어 있는 제2금속막 및 절연막과, 제1금속막(2)의 일부분이 감광막(7)을 식각 마스크로 하는 습식 식각 공정에 의해 제거되고, 이 결과로, 감광막(7) 내에 T자형의 요홈(A)이 형성된다. 이어서, 제1h도에 도시된 바와 같이, 노출된 반도체 기판(100) 부분은 감광막(7)을 식각 마스크로 하는 식각 공정에 의해 소정 깊이만큼 식각된다.
그 다음, 제 1i 도에 도시된 바와 같이, 전체 상부에 T자형 요홈(A)을 충분히 매립시킬 수 있을 정도의 두께로 게이트 전극용 물질막(8)이 형성되고, 상기 게이트 전극용 물질막(8) 상에 제2마스크 패턴(9)이 형성된다. 이때, 제2마스크 패턴(9)은 T자형 요홈을 포함하는 크기, 즉, T자형 요홈 상부에 상기 T자형 요홈의 폭 보다 약간 큰 정도로 형성됨이 바람직하다.
그리고나서, 제 1j 도에 도시된 바와 같이, 게이트 전극용 물질막이 제2마스크 패턴의 형태로 패터닝되어, 게이트 전극(10)이 형성되고, 이어서, 제2마스크 패턴과 잔류되어 있는 감광막 및 제1금속막은 공지된 방식에 의해 제거된다.
이상에서 자세히 설명되어진 바와 같이, 본 발명은 초고주파 집적회로에 이용되는 MESFET 또는 HEMT 소자의 게이트 전극을 형성함에 있어서, 일반적인 리소그라피 공정을 이용하면서도, 절연막에 대한 사이드 식각 정도를 조절하는 것에 의해, 최종적으로 얻게 되는 게이트 전극의 선폭을 0.25㎛ 이하로 만들 수 있다.
따라서, 본 발명의 MESFET 또는 HEMT 소자의 일반적인 리소그라피 공정을 이용하여 제작하는 종래의 MESFET 또는 HEMT 소자 보다 우수한 고주파 특성을 얻을 수 있고, 또한, 전자빔 리소그라피 공정을 이용하지 않아도 되므로, 생산성 증대 및 비용 절감의 효과를 얻을 수 있다.
한편, 본 발명은 전술한 실시예에만 한정되지 않는다.
예를들어, 본 발명에서는 반도체 기판 상부에 T자형 요홈을 형성하기 위한 제1및 제2금속막으로 니켈막이 사용되었지만, 니켈막 대신 절연막 또는 감광막과 식각 선택비가 우수한 막이면, 본 발명에 모두 적용된다.
또한, 게이트 전극의 선폭을 한정하기 위한 막으로서, 본 실시예에서는 실리콘 산화막 또는 실리콘 질화막이 사용되었지만, 그 밖의 다른 절연막으로도 동일한 효과를 얻을 수 있다.
기타, 본 발명은 그 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 반도체 기판 상에 제1금속막, 절연막, 제2금속막을 순차적으로 증착하는 단계; 상기 제2금속막 상에 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 형태로 상기 제2금속막과 절연막을 식각하는 단계; 식각이 이루어진 절연막의 가장자리 부분을 사이드 식각하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 제1금속막 상부와 절연막의 양측부에 제2금속막까지의 높이와 동일한 높이를 갖는 감광막을 형성하는 단계; 잔류되어 있는 제2금속막, 절연막 및 그 하부의 제1금속막 부분을 제거하여 T자형 요홈을 형성하는 단계; 전체 상부에 상기 T자형 요홈을 매립하는 게이트 전극용 물질막을 형성하는 단계; 상기 게이트 전극용 물질막 상에 상기 T자형 요홈을 포함하는 영역을 덮는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴의 형태로 상기 게이트 전극용 물질막을 식각하여, 게이트 전극을 형성하는 단계; 및 상기 제2마스크 패턴, 감광막, 및 제1금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1금속막과 제2금속막은 동일재질로 형성하고, 상기 절연막은 제1 및 제2금속막에 비하여 식각 선택비가 우수한 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 제1 및 제2금속막은 니켈막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제2항에 있어서, 상기 절연막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 절연막에 대한 사이드 식각은 반응성 이온 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 감광막을 형성하는 단계는, 제1감광막 패턴을 제거한 후에, 전체 상부에 감광막을 도포하는 단계; 및 상기 제2금속막의 표면이 노출될 때까지, 상기 감광막을 반응성 이온 식각 공정으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 T자형 요홈을 형성하는 단계와 게이트 전극용 물질막을 형성하는 단계 사이에, 상기 감광막을 식각 마스크로 하여, 노출된 반도체 기판 부분을 소정 깊이만큼 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 반도체 기판은 반절연성 갈륨 아세나이드(GaAs) 기판 상에 갈륨 아세나이드 버퍼층, 절연성을 갖는 인듐 갈륨 아세나이드(InGaAs) 활성층, 알루미늄 갈륨 아세나이드(AlGaAs) 스페이서층, N형의 알루미늄 갈륨 아세나이드(AlGaAs) 캐리어 공급층, 및, N형의 갈륨 아세나이드 오믹층이 순차적으로 적층된 기판인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 반도체 기판은 반절연성 갈륨 아세나이드 기판 상에 갈륨 아세아니드 버퍼층, N형의 갈륨 아세나이드 활성층 및 고농도 N형의 갈륨 아세나이드 오믹층이 순차적으로 형성된 기판인 것을 특징으로 하는 반도체 소자의 제조방법.
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