JPH04340231A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04340231A JPH04340231A JP1237591A JP1237591A JPH04340231A JP H04340231 A JPH04340231 A JP H04340231A JP 1237591 A JP1237591 A JP 1237591A JP 1237591 A JP1237591 A JP 1237591A JP H04340231 A JPH04340231 A JP H04340231A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、Ｇ
ａＡｓ系化合物半導体を用いた高速度特性が優れたＭＥ
ＳＦＥＴ、ＨＥＭＴ等の電界効果型半導体装置およびそ
の製造方法に関する。
ａＡｓ系化合物半導体を用いた高速度特性が優れたＭＥ
ＳＦＥＴ、ＨＥＭＴ等の電界効果型半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の動作を高速化するこ
とが要望され、電界効果型半導体装置においては、その
要望に応える手段の一つとして、ゲート長を短縮してチ
ャネルにおけるキャリアの走行時間を短縮することが提
案され、その構造を有する電界効果型半導体装置が開発
されている。
とが要望され、電界効果型半導体装置においては、その
要望に応える手段の一つとして、ゲート長を短縮してチ
ャネルにおけるキャリアの走行時間を短縮することが提
案され、その構造を有する電界効果型半導体装置が開発
されている。
【０００３】しかしながら、このようにゲート長を短縮
し、それに伴ってゲート電極の断面積が縮小されると、
ゲート電極における電流密度が増大し、構成元素のマイ
グレーションが発生し、装置の寿命等信頼性に問題が生
じ、また、電極の電気抵抗が増大し、特性上の問題が生
じる。この問題を解決するため、半導体活性層と接触す
る直立部分とその上部の拡大した腕を有するＴ型断面を
もつゲート電極を採用し、ゲート電極の電流密度を低下
させ、同時に電気抵抗を低減することが提案されている
。
し、それに伴ってゲート電極の断面積が縮小されると、
ゲート電極における電流密度が増大し、構成元素のマイ
グレーションが発生し、装置の寿命等信頼性に問題が生
じ、また、電極の電気抵抗が増大し、特性上の問題が生
じる。この問題を解決するため、半導体活性層と接触す
る直立部分とその上部の拡大した腕を有するＴ型断面を
もつゲート電極を採用し、ゲート電極の電流密度を低下
させ、同時に電気抵抗を低減することが提案されている
。
【０００４】図８は、従来提案されていたＴ型断面形状
のゲート電極を用いた電界効果型半導体装置の構成図で
ある。この図において、８１は半導体基板、８２は半導
体活性層、８３はＳｉＯ２ 層、８４はゲート電極、８
４−１はゲート電極の腕、８５はソース電極、８６はド
レイン電極である。
のゲート電極を用いた電界効果型半導体装置の構成図で
ある。この図において、８１は半導体基板、８２は半導
体活性層、８３はＳｉＯ２ 層、８４はゲート電極、８
４−１はゲート電極の腕、８５はソース電極、８６はド
レイン電極である。
【０００５】この図に示された装置は、半導体基板８１
上の半導体活性層８２の上に形成されたＳｉＯ２ 層８
３の開口を貫通して微小面積で半導体活性層８２に接触
する直立部分と、このＳｉＯ２ 層８３の上に形成され
Ｔ型に拡大した腕８４−１を有するゲート電極８４を採
用し、この半導体活性層８２の両端にソース電極８５と
ドレイン電極８６を形成して構成されている。この電界
効果型半導体装置によると、実効ゲート長を短縮した状
態で、ゲート電極の電流密度を低減することができる。
上の半導体活性層８２の上に形成されたＳｉＯ２ 層８
３の開口を貫通して微小面積で半導体活性層８２に接触
する直立部分と、このＳｉＯ２ 層８３の上に形成され
Ｔ型に拡大した腕８４−１を有するゲート電極８４を採
用し、この半導体活性層８２の両端にソース電極８５と
ドレイン電極８６を形成して構成されている。この電界
効果型半導体装置によると、実効ゲート長を短縮した状
態で、ゲート電極の電流密度を低減することができる。
【０００６】しかしながら、図８に示すようなＴ型の腕
の部分８４−１と半導体活性層８２との間にＳｉＯ２
層８３を誘電体層とする寄生容量が発生するために、遮
断周波数が低下し、ゲート長の短縮によって得られた高
速動作が阻害される。
の部分８４−１と半導体活性層８２との間にＳｉＯ２
層８３を誘電体層とする寄生容量が発生するために、遮
断周波数が低下し、ゲート長の短縮によって得られた高
速動作が阻害される。
【０００７】そこで、ゲート電極のＴ型の腕８４−１の
下の高誘電率のＳｉＯ２ 層８３を除去することが考え
られた。図９は、従来の改良されたＴ型の腕を備えたゲ
ート電極を有する電界効果型半導体装置の構成図である
。 この図において、９１は半導体基板、９２は半導体活性
層、９３はゲート電極、９４はソース電極、９５はドレ
イン電極である。
下の高誘電率のＳｉＯ２ 層８３を除去することが考え
られた。図９は、従来の改良されたＴ型の腕を備えたゲ
ート電極を有する電界効果型半導体装置の構成図である
。 この図において、９１は半導体基板、９２は半導体活性
層、９３はゲート電極、９４はソース電極、９５はドレ
イン電極である。
【０００８】この図に示された装置においては、半導体
基板９１の上に半導体活性層９２が形成され、その両端
にソース電極９４とドレイン電極９５が設けられており
、この半導体活性層９２のリセスエッチング部に、微小
面積で半導体活性層に接し、その上部にＴ型に拡大した
腕９３−１を有するゲート電極９３が自立した構造を採
用している。
基板９１の上に半導体活性層９２が形成され、その両端
にソース電極９４とドレイン電極９５が設けられており
、この半導体活性層９２のリセスエッチング部に、微小
面積で半導体活性層に接し、その上部にＴ型に拡大した
腕９３−１を有するゲート電極９３が自立した構造を採
用している。
【０００９】上記の改良後の電界効果型半導体装置にお
いては、ゲート電極が形成された後に、ゲート電極のＴ
型の腕の下の高誘電率のＳｉＯ２ 層をエッチングによ
って除去して形成される。このようにすると、ゲート電
極のＴ型の腕の下の高誘電率のＳｉＯ２ 層が空気と置
換されるため、ゲート電極と半導体活性層の間の寄生容
量が低減される。
いては、ゲート電極が形成された後に、ゲート電極のＴ
型の腕の下の高誘電率のＳｉＯ２ 層をエッチングによ
って除去して形成される。このようにすると、ゲート電
極のＴ型の腕の下の高誘電率のＳｉＯ２ 層が空気と置
換されるため、ゲート電極と半導体活性層の間の寄生容
量が低減される。
【００１０】
【発明が解決しようとする課題】上記の装置においては
、ゲート電極の寄生容量が低減されて高速動作特性上の
改善はみられるが、この構造の装置を実現するに際して
、ＲＩＥ等によってゲート周辺の半導体活性層に損傷を
与えることが避けられず、そのために装置の特性を劣化
させる恐れがある。
、ゲート電極の寄生容量が低減されて高速動作特性上の
改善はみられるが、この構造の装置を実現するに際して
、ＲＩＥ等によってゲート周辺の半導体活性層に損傷を
与えることが避けられず、そのために装置の特性を劣化
させる恐れがある。
【００１１】仮に、特性上の劣化を伴わないでＴ型の腕
の下のＳｉＯ２ 層を除去することができたとしても、
酸化されやすい半導体活性層の表面を露出させておくこ
とはできないから、別途、絶縁層により保護することが
必要になる。また、上層配線を形成する場合の層間絶縁
膜の形成時に、不完全ながらＴ型ゲートの腕の下が絶縁
層で埋まってしまう。この保護のために絶縁層を形成す
る場合、絶縁層をＴ型の腕の下の全面に形成することが
困難であり、また、絶縁層を有効な保護を達成する程度
の厚さに形成すると、再度寄生容量が問題となる。
の下のＳｉＯ２ 層を除去することができたとしても、
酸化されやすい半導体活性層の表面を露出させておくこ
とはできないから、別途、絶縁層により保護することが
必要になる。また、上層配線を形成する場合の層間絶縁
膜の形成時に、不完全ながらＴ型ゲートの腕の下が絶縁
層で埋まってしまう。この保護のために絶縁層を形成す
る場合、絶縁層をＴ型の腕の下の全面に形成することが
困難であり、また、絶縁層を有効な保護を達成する程度
の厚さに形成すると、再度寄生容量が問題となる。
【００１２】本発明は、上記の従来技術のもつ問題を解
決し、ゲート電極の電流路における電流密度を低減して
ゲート電極を構成する元素のマイグレーションを防ぎ、
ゲート電極の寄生容量を低減して高速動作を可能にし、
しかも、活性層の酸化等による劣化を防止した電界効果
型半導体装置を提供することを目的とする。
決し、ゲート電極の電流路における電流密度を低減して
ゲート電極を構成する元素のマイグレーションを防ぎ、
ゲート電極の寄生容量を低減して高速動作を可能にし、
しかも、活性層の酸化等による劣化を防止した電界効果
型半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明にかかる、半導体
活性層の上に形成され第１の開口を有する第１の層と、
該第１の開口上に形成されこれより小さい第２の開口を
有する第２の層と、該第２および第１の開口を貫通して
該半導体活性層に接触する直立部と該第２の層の上に形
成された腕からなる断面Ｔ型のゲート電極を少なくとも
有する半導体装置において、該第１の開口が該断面Ｔ型
のゲート電極の直立部の断面より大きく、該断面Ｔ型の
ゲート電極の直立部と該第１の層の間に空間を有する構
成を採用した。この場合、第１の層、第２の層ともに、
絶縁体層によって構成すること、第１の層を半導体層、
第２の層を絶縁体層で構成すること、または、第１の層
、第２の層ともに、半導体層で構成することができる。
活性層の上に形成され第１の開口を有する第１の層と、
該第１の開口上に形成されこれより小さい第２の開口を
有する第２の層と、該第２および第１の開口を貫通して
該半導体活性層に接触する直立部と該第２の層の上に形
成された腕からなる断面Ｔ型のゲート電極を少なくとも
有する半導体装置において、該第１の開口が該断面Ｔ型
のゲート電極の直立部の断面より大きく、該断面Ｔ型の
ゲート電極の直立部と該第１の層の間に空間を有する構
成を採用した。この場合、第１の層、第２の層ともに、
絶縁体層によって構成すること、第１の層を半導体層、
第２の層を絶縁体層で構成すること、または、第１の層
、第２の層ともに、半導体層で構成することができる。
【００１４】また、本発明にかかる、半導体活性層の上
に第１の開口を有する第１の層を形成する工程と、その
上に第２の開口を有する第２の層を形成する工程と、該
第２の層の第２の開口および第１の層の第１の開口を貫
通して該半導体活性層に接触する直立部と該第２の層の
上に形成された腕からなる断面Ｔ型のゲート電極を形成
する工程を少なくとも有する半導体装置の製造方法にお
いて、第１の層の第１の開口を該断面Ｔ型のゲート電極
の直立部の断面より大きくし、該断面Ｔ型のゲート電極
の直立部と該第１の層の間に空間を形成する構成を採用
した。
に第１の開口を有する第１の層を形成する工程と、その
上に第２の開口を有する第２の層を形成する工程と、該
第２の層の第２の開口および第１の層の第１の開口を貫
通して該半導体活性層に接触する直立部と該第２の層の
上に形成された腕からなる断面Ｔ型のゲート電極を形成
する工程を少なくとも有する半導体装置の製造方法にお
いて、第１の層の第１の開口を該断面Ｔ型のゲート電極
の直立部の断面より大きくし、該断面Ｔ型のゲート電極
の直立部と該第１の層の間に空間を形成する構成を採用
した。
【００１５】
【作用】図１（Ａ）〜（Ｃ）は、本発明の半導体装置の
構成原理図である。この図において、１は半導体基板、
２は半導体活性層、３は第１の絶縁体層、４は第２の絶
縁体層、５はゲート電極、５−１はゲート電極のＴ型の
腕、６はソース電極、７はドレイン電極、８は半導体層
、９は絶縁体層、１０は第１の半導体層、１１は第２の
半導体層である。
構成原理図である。この図において、１は半導体基板、
２は半導体活性層、３は第１の絶縁体層、４は第２の絶
縁体層、５はゲート電極、５−１はゲート電極のＴ型の
腕、６はソース電極、７はドレイン電極、８は半導体層
、９は絶縁体層、１０は第１の半導体層、１１は第２の
半導体層である。
【００１６】図１（Ａ）は、その一例を示すもので、半
導体基板１上に半導体活性層２を形成し、その上に第１
の絶縁体層３と第２の絶縁体層４を形成し、後にゲート
電極５を設けたときそのＴ型の腕５−１の下になる第１
の絶縁体層３を選択的に除去し、その後、第２の絶縁体
層４の開口を貫通してゲート電極５を設け、半導体活性
層２の両端にソース電極６とドレイン電極７を設けた構
成を有している。この装置の特徴は、ゲート電極５のＴ
型の腕５−１の下の絶縁体層が、第１の絶縁体層３と第
２の絶縁体層４からなる２層構造になっており、第１の
絶縁体層３の、Ｔ型の腕の下に該当する部分がサイドエ
ッチングされて空間を形成していることである。
導体基板１上に半導体活性層２を形成し、その上に第１
の絶縁体層３と第２の絶縁体層４を形成し、後にゲート
電極５を設けたときそのＴ型の腕５−１の下になる第１
の絶縁体層３を選択的に除去し、その後、第２の絶縁体
層４の開口を貫通してゲート電極５を設け、半導体活性
層２の両端にソース電極６とドレイン電極７を設けた構
成を有している。この装置の特徴は、ゲート電極５のＴ
型の腕５−１の下の絶縁体層が、第１の絶縁体層３と第
２の絶縁体層４からなる２層構造になっており、第１の
絶縁体層３の、Ｔ型の腕の下に該当する部分がサイドエ
ッチングされて空間を形成していることである。
【００１７】このように、ゲート電極のＴ型の腕と半導
体活性層の間に、誘電率が大きい絶縁体層が存在しない
ため、ゲート電極の寄生容量が大幅に低減される。また
、半導体活性層２は、第２の絶縁体層４によって覆われ
、開放していないから、酸化等の悪影響を受けることが
ない。上記のゲート電極の寄生容量を低減する手段は、
ゲート電極のＴ型の腕を支える２層構造が絶縁体層と絶
縁体層である場合に限らず、他の構造においても適用す
ることができる。
体活性層の間に、誘電率が大きい絶縁体層が存在しない
ため、ゲート電極の寄生容量が大幅に低減される。また
、半導体活性層２は、第２の絶縁体層４によって覆われ
、開放していないから、酸化等の悪影響を受けることが
ない。上記のゲート電極の寄生容量を低減する手段は、
ゲート電極のＴ型の腕を支える２層構造が絶縁体層と絶
縁体層である場合に限らず、他の構造においても適用す
ることができる。
【００１８】図１（Ｂ）は、ゲート電極のＴ型の腕を支
える２層構造が半導体層と絶縁体層である場合を示して
いる。この図に示された半導体装置が、図１（Ａ）に示
された半導体装置と異なる点は、ゲート電極のＴ型の腕
を支える２層構造が、半導体層８と絶縁体層９によって
構成されていることである。この構成においては、ゲー
ト電極のＴ型の腕の下の部分の半導体層８が除去されて
いるため、ゲート電極の寄生容量を低減することができ
、半導体活性層２が絶縁体層９によって覆われているた
め酸化等の悪影響を受けることがない。
える２層構造が半導体層と絶縁体層である場合を示して
いる。この図に示された半導体装置が、図１（Ａ）に示
された半導体装置と異なる点は、ゲート電極のＴ型の腕
を支える２層構造が、半導体層８と絶縁体層９によって
構成されていることである。この構成においては、ゲー
ト電極のＴ型の腕の下の部分の半導体層８が除去されて
いるため、ゲート電極の寄生容量を低減することができ
、半導体活性層２が絶縁体層９によって覆われているた
め酸化等の悪影響を受けることがない。
【００１９】図（Ｃ）は、ゲート電極のＴ型の腕を支え
る２層構造が、第１の半導体層と第２の半導体層である
場合を示している。この図に示された半導体装置におい
ては、ゲート電極のＴ型の腕を支える２層構造が、第１
の半導体層１０と第２の半導体層１１によって構成され
ている。この構成においては、ゲート電極のＴ型の腕５
−１の下の部分の第１の半導体層１０が除去されている
ため、ゲート電極の寄生容量が低減され、半導体活性層
２が第２の半導体層１１によって覆われるため、酸化等
の悪影響を受けない。なお、この構成は、第２の半導体
層はノンドープ層であるか、空乏層が形成されてソース
電極あるいはドレイン電極とゲート電極の間が導通しな
い装置において適用される。
る２層構造が、第１の半導体層と第２の半導体層である
場合を示している。この図に示された半導体装置におい
ては、ゲート電極のＴ型の腕を支える２層構造が、第１
の半導体層１０と第２の半導体層１１によって構成され
ている。この構成においては、ゲート電極のＴ型の腕５
−１の下の部分の第１の半導体層１０が除去されている
ため、ゲート電極の寄生容量が低減され、半導体活性層
２が第２の半導体層１１によって覆われるため、酸化等
の悪影響を受けない。なお、この構成は、第２の半導体
層はノンドープ層であるか、空乏層が形成されてソース
電極あるいはドレイン電極とゲート電極の間が導通しな
い装置において適用される。
【００２０】
【実施例】以下、本発明の実施例を説明する。
（第１実施例）図２（Ａ）〜（Ｄ）は、本発明の第１実
施例の製造工程図である。この図において、２１はＧａ
Ａｓ基板、２２はｎ−ＧａＡｓ活性層、２３はＳｉＯ２
層、２４はＳｉ３ Ｎ４ 層、２５はフォトレジスト
層、２６はリセスエッチング部、２７はＡｌ層、２８は
ゲート電極、２９はソース電極、３０はドレイン電極で
ある。 この工程図によって本発明の第１実施例を説明する。
施例の製造工程図である。この図において、２１はＧａ
Ａｓ基板、２２はｎ−ＧａＡｓ活性層、２３はＳｉＯ２
層、２４はＳｉ３ Ｎ４ 層、２５はフォトレジスト
層、２６はリセスエッチング部、２７はＡｌ層、２８は
ゲート電極、２９はソース電極、３０はドレイン電極で
ある。 この工程図によって本発明の第１実施例を説明する。
【００２１】第１工程（図２（Ａ）参照）ＧａＡｓ基板
２１の上に形成された、不純物濃度Ｎｄ＝２×１０１７
ｃｍ−３、厚さ２０００Åのｎ−ＧａＡｓ活性層２２の
上に厚さ１０００ÅのＳｉＯ２ 層２３と厚さ５００Å
のＳｉ３ Ｎ４層２４をＣＶＤ法により形成し、ゲート
電極部を開口したフォオレジスト層２５を形成し、この
開口をとおして、Ｓｉ３ Ｎ４ 層２４とＳｉＯ２ 層
２３をＲＩＥにより異方的にエッチングする。
２１の上に形成された、不純物濃度Ｎｄ＝２×１０１７
ｃｍ−３、厚さ２０００Åのｎ−ＧａＡｓ活性層２２の
上に厚さ１０００ÅのＳｉＯ２ 層２３と厚さ５００Å
のＳｉ３ Ｎ４層２４をＣＶＤ法により形成し、ゲート
電極部を開口したフォオレジスト層２５を形成し、この
開口をとおして、Ｓｉ３ Ｎ４ 層２４とＳｉＯ２ 層
２３をＲＩＥにより異方的にエッチングする。
【００２２】第２工程（図２（Ｂ）参照）ＨＦ：Ｈ２
Ｏ＝１：２０を用いたエッチングによりＳｉＯ２ 層２
３を〜０．２５μｍサイドエッチングする。
Ｏ＝１：２０を用いたエッチングによりＳｉＯ２ 層２
３を〜０．２５μｍサイドエッチングする。
【００２３】第３工程（図２（Ｃ）参照）ｎ−ＧａＡｓ
活性層２２にリセスエッチング部２６を形成した後、ｎ
−ＧａＡｓ活性層２２とショットキー障壁を生じ、ゲー
ト電極となるＡｌ層２７をスパッタリング、蒸着等の方
向性を有する成膜法によって形成する。 このＡｌに代えて、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ等を用い
ることができる。
活性層２２にリセスエッチング部２６を形成した後、ｎ
−ＧａＡｓ活性層２２とショットキー障壁を生じ、ゲー
ト電極となるＡｌ層２７をスパッタリング、蒸着等の方
向性を有する成膜法によって形成する。 このＡｌに代えて、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ等を用い
ることができる。
【００２４】第４工程（図２（Ｄ）参照）フォトレジス
トのゲートパターンを形成し、これをマスクとしてエッ
チングすることにより、ゲート電極２８を形成する。そ
の後、ｎ−ＧａＡｓ活性層２２の両端部のＳｉＯ２ 層
２３とＳｉ３ Ｎ４ 層２４をエッチングして除去し、
ｎ−ＧａＡｓ活性層２２とオーミック接触するＡｕＧｅ
／Ａｕからなるソース電極２９とドレイン電極３０を形
成する。
トのゲートパターンを形成し、これをマスクとしてエッ
チングすることにより、ゲート電極２８を形成する。そ
の後、ｎ−ＧａＡｓ活性層２２の両端部のＳｉＯ２ 層
２３とＳｉ３ Ｎ４ 層２４をエッチングして除去し、
ｎ−ＧａＡｓ活性層２２とオーミック接触するＡｕＧｅ
／Ａｕからなるソース電極２９とドレイン電極３０を形
成する。
【００２５】この装置においては、ゲート電極５のＴ型
の腕２８−１を支えるべき絶縁層が２層構造になってお
り、Ｔ型の腕２８−１の下に相当するＳｉＯ２ 層２３
がサイドエッチングされて存在しないため、Ｔ型の腕５
−１とｎ−ＧａＡｓ活性層２２の間に空間ができて、ゲ
ート電極２８の寄生容量が大幅に低減される。また、活
性層２２は、Ｓｉ３ Ｎ４ 層２４によって覆われ、開
放していないため、酸化等の悪影響を受けることがない
。
の腕２８−１を支えるべき絶縁層が２層構造になってお
り、Ｔ型の腕２８−１の下に相当するＳｉＯ２ 層２３
がサイドエッチングされて存在しないため、Ｔ型の腕５
−１とｎ−ＧａＡｓ活性層２２の間に空間ができて、ゲ
ート電極２８の寄生容量が大幅に低減される。また、活
性層２２は、Ｓｉ３ Ｎ４ 層２４によって覆われ、開
放していないため、酸化等の悪影響を受けることがない
。
【００２６】（第２実施例）図３（Ａ）〜（Ｄ）は、本
発明の第２実施例の製造工程図である。なお、この実施
例と、第１実施例の製造とは、ゲート電極をリフトオフ
によって形成する点が異なっている。この図における符
号は、３１がＳｉＯ２ 層、３２がフォトレジスト層で
ある他は図２において使用したものと同様である。工程
図によって本発明の第１実施例を説明する。
発明の第２実施例の製造工程図である。なお、この実施
例と、第１実施例の製造とは、ゲート電極をリフトオフ
によって形成する点が異なっている。この図における符
号は、３１がＳｉＯ２ 層、３２がフォトレジスト層で
ある他は図２において使用したものと同様である。工程
図によって本発明の第１実施例を説明する。
【００２７】第１工程（図３（Ａ）参照）ＧａＡｓ基板
２１上に形成されたｎ−ＧａＡｓ活性層２２の上にＳｉ
Ｏ２ 層２３とＳｉ３ Ｎ４ 層２４をＣＶＤ法により
形成し、Ｓｉ３ Ｎ４ 層２４とＳｉＯ２ 層２３を異
方的にエッチングする。その後、厚さ３０００ÅのＳｉ
Ｏ２ 層３１をＣＶＤ法によって形成し、ゲート電極部
を開口したフォトレジスト層３２を用いて、ＳｉＯ２
層３１をＲＩＥで異方的にエッチングする。
２１上に形成されたｎ−ＧａＡｓ活性層２２の上にＳｉ
Ｏ２ 層２３とＳｉ３ Ｎ４ 層２４をＣＶＤ法により
形成し、Ｓｉ３ Ｎ４ 層２４とＳｉＯ２ 層２３を異
方的にエッチングする。その後、厚さ３０００ÅのＳｉ
Ｏ２ 層３１をＣＶＤ法によって形成し、ゲート電極部
を開口したフォトレジスト層３２を用いて、ＳｉＯ２
層３１をＲＩＥで異方的にエッチングする。
【００２８】第２工程（図３（Ｂ）参照）フォトレジス
ト層３２とＳｉ３ Ｎ４ 層２４をマスクとして、ＨＦ
：Ｈ２ Ｏ＝１：２０によりＳｉＯ２ 層３１とＳｉＯ
２ 層２３をサイドエッチングする。その後、ｎ−Ｇａ
Ａｓ活性層２２を異方的にエッチングしてリセスエッチ
ング部２６を形成する。
ト層３２とＳｉ３ Ｎ４ 層２４をマスクとして、ＨＦ
：Ｈ２ Ｏ＝１：２０によりＳｉＯ２ 層３１とＳｉＯ
２ 層２３をサイドエッチングする。その後、ｎ−Ｇａ
Ａｓ活性層２２を異方的にエッチングしてリセスエッチ
ング部２６を形成する。
【００２９】第３工程（図３（Ｃ）参照）スパッタリン
グ、蒸着等の方向性を有する成膜法によって、ｎ−Ｇａ
Ａｓ活性層２２とショットキー接触するＡｌ層を全面に
形成する。
グ、蒸着等の方向性を有する成膜法によって、ｎ−Ｇａ
Ａｓ活性層２２とショットキー接触するＡｌ層を全面に
形成する。
【００３０】第４工程（図３（Ｄ）参照）フォトレジス
ト層３２を除去し、いわゆる、リフトオフによって、そ
の上に形成されていたＡｌ層３３を除去する。このＡｌ
に代えて、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ等を使用すること
ができる。この実施例において製造できる装置は、第１
実施例によって製造されるものと同じであり、その構成
によって生じる効果も同様である。
ト層３２を除去し、いわゆる、リフトオフによって、そ
の上に形成されていたＡｌ層３３を除去する。このＡｌ
に代えて、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ等を使用すること
ができる。この実施例において製造できる装置は、第１
実施例によって製造されるものと同じであり、その構成
によって生じる効果も同様である。
【００３１】（第３実施例）図４（Ａ）〜（Ｄ）は、本
発明の第３実施例の製造工程図である。この図において
、４１はＧａＡｓ基板、４２はｎ−ＡｌＧａＡｓ層、４
３はｎ−ＧａＡｓ層、４４はｎ−ＡｌＧａＡｓ層、４５
はｎ−ＧａＡｓ層、４６はＳｉＯ２ 層、４７はフォト
レジスト層、４８はＷＳｉ層、４９はゲート電極、４９
−１はゲート電極の腕、５０はソース電極、５１はドレ
イン電極である。この工程図によって本発明の第３実施
例を説明する。
発明の第３実施例の製造工程図である。この図において
、４１はＧａＡｓ基板、４２はｎ−ＡｌＧａＡｓ層、４
３はｎ−ＧａＡｓ層、４４はｎ−ＡｌＧａＡｓ層、４５
はｎ−ＧａＡｓ層、４６はＳｉＯ２ 層、４７はフォト
レジスト層、４８はＷＳｉ層、４９はゲート電極、４９
−１はゲート電極の腕、５０はソース電極、５１はドレ
イン電極である。この工程図によって本発明の第３実施
例を説明する。
【００３２】第１工程（図４（Ａ）参照）ＧａＡｓ基板
４１の上に厚さ４００Åのｎ−ＡｌＧａＡｓ層４２、厚
さ５００Åのｎ−ＧａＡｓ層４３、厚さ５０Åのｎ−Ａ
ｌＧａＡｓ活性層４４、厚さ５００Åのｎ−ＧａＡｓ層
４５を成長し、さらに、厚さ５００ÅのＳｉＯ２ 層４
６を形成する。その後、フォトレジスト層４７をマスク
として用いて、ゲート部のＳｉＯ２ 層４６をＲＩＥに
より選択的に除去し開口を形成する。
４１の上に厚さ４００Åのｎ−ＡｌＧａＡｓ層４２、厚
さ５００Åのｎ−ＧａＡｓ層４３、厚さ５０Åのｎ−Ａ
ｌＧａＡｓ活性層４４、厚さ５００Åのｎ−ＧａＡｓ層
４５を成長し、さらに、厚さ５００ÅのＳｉＯ２ 層４
６を形成する。その後、フォトレジスト層４７をマスク
として用いて、ゲート部のＳｉＯ２ 層４６をＲＩＥに
より選択的に除去し開口を形成する。
【００３３】第２工程（図４（Ｂ）参照）フォトレジス
ト層４７とＳｉＯ２ 層４６をマスクとして、１０Ｐａ
以上の圧のＣＣｌ２ Ｆ２ を用いたＲＩＥによりｎ−
ＧａＡｓ層４５のサイドエッチングを行う。その下のｎ
−ＡｌＧａＡｓ層４４はエッチングストッパーとして機
能する。
ト層４７とＳｉＯ２ 層４６をマスクとして、１０Ｐａ
以上の圧のＣＣｌ２ Ｆ２ を用いたＲＩＥによりｎ−
ＧａＡｓ層４５のサイドエッチングを行う。その下のｎ
−ＡｌＧａＡｓ層４４はエッチングストッパーとして機
能する。
【００３４】第３工程（図４（Ｃ）参照）ｎ−ＡｌＧａ
Ａｓ層４４をＨＦ：Ｈ２ Ｏ＝１：２０によってエッチ
ングして除去した後、ｎ−ＧａＡｓ層４３を５Ｐａ以下
の圧のＣＣｌ２ Ｆ２ を用いたＲＩＥにより異方的に
エッチングする。フォトレジスト層４７を除去した後、
全面に、ＷＳｉ層４８をスパッタリング等の方向性を有
する成膜法によって形成する。この成膜法は方向性を有
するから、ゲート電極材料はｎ−ＧａＡｓ層４５のサイ
ドエッチングした所には形成されない。
Ａｓ層４４をＨＦ：Ｈ２ Ｏ＝１：２０によってエッチ
ングして除去した後、ｎ−ＧａＡｓ層４３を５Ｐａ以下
の圧のＣＣｌ２ Ｆ２ を用いたＲＩＥにより異方的に
エッチングする。フォトレジスト層４７を除去した後、
全面に、ＷＳｉ層４８をスパッタリング等の方向性を有
する成膜法によって形成する。この成膜法は方向性を有
するから、ゲート電極材料はｎ−ＧａＡｓ層４５のサイ
ドエッチングした所には形成されない。
【００３５】第４工程（図４（Ｄ）参照）フォトレジス
ト層をゲート形状にパターニングし、これをマスクとし
て、ゲート電極４９を形成する。その後、ｎ−ＧａＡｓ
層４５の両端部のＳｉＯ２ 層４６をエッチングして除
去し、ｎ−ＧａＡｓ層４５とオーミック接触するＡｕＧ
ｅ／Ａｕからなるソース電極５０とドレイン電極５１を
形成する。
ト層をゲート形状にパターニングし、これをマスクとし
て、ゲート電極４９を形成する。その後、ｎ−ＧａＡｓ
層４５の両端部のＳｉＯ２ 層４６をエッチングして除
去し、ｎ−ＧａＡｓ層４５とオーミック接触するＡｕＧ
ｅ／Ａｕからなるソース電極５０とドレイン電極５１を
形成する。
【００３６】この実施例においては、ゲート電極４９の
Ｔ型の腕４９−１を支えるＳｉＯ２ 層４６の下のｎ−
ＧａＡｓ層４５がサイドエッチングされて存在しないた
め、ゲート電極４９の寄生容量が大幅に低減される。ま
た、ｎ−ＧａＡｓ層４５、ｎ−ＡｌＧａＡｓ層４４は、
ＳｉＯ２ 層４６によって覆われているため酸化等の悪
影響を受けない。
Ｔ型の腕４９−１を支えるＳｉＯ２ 層４６の下のｎ−
ＧａＡｓ層４５がサイドエッチングされて存在しないた
め、ゲート電極４９の寄生容量が大幅に低減される。ま
た、ｎ−ＧａＡｓ層４５、ｎ−ＡｌＧａＡｓ層４４は、
ＳｉＯ２ 層４６によって覆われているため酸化等の悪
影響を受けない。
【００３７】（第４実施例）図５（Ａ）〜（Ｄ）は、本
発明の第４実施例の製造工程図である。なお、この実施
例は、第３実施例の製造と、ゲート電極をリフトオフに
よって形成する点が異なっている。この図における符号
は、５２がＳｉ３ Ｎ４ 層、５３がフォトレジスト層
である他は図４において使用したものと同じである。工
程図によって本発明の第４実施例を説明する。
発明の第４実施例の製造工程図である。なお、この実施
例は、第３実施例の製造と、ゲート電極をリフトオフに
よって形成する点が異なっている。この図における符号
は、５２がＳｉ３ Ｎ４ 層、５３がフォトレジスト層
である他は図４において使用したものと同じである。工
程図によって本発明の第４実施例を説明する。
【００３８】第１工程（図５（Ａ）参照）ＧａＡｓ基板
４１上にｎ−ＡｌＧａＡｓ層４２、ｎ−ＧａＡｓ層４３
、ｎ−ＡｌＧａＡｓ層４４、ＧａＡｓ層４５を成長し、
さらに、厚さ５００ÅのＳｉＯ２ 層４６を形成する。 その後、フォトレジスト層４７をマスクとして用いて、
ゲート部のＳｉＯ２ 層４６をＲＩＥにより選択的に除
去し開口を形成する。
４１上にｎ−ＡｌＧａＡｓ層４２、ｎ−ＧａＡｓ層４３
、ｎ−ＡｌＧａＡｓ層４４、ＧａＡｓ層４５を成長し、
さらに、厚さ５００ÅのＳｉＯ２ 層４６を形成する。 その後、フォトレジスト層４７をマスクとして用いて、
ゲート部のＳｉＯ２ 層４６をＲＩＥにより選択的に除
去し開口を形成する。
【００３９】第２工程（図５（Ｂ）参照）フォトレジス
ト層４７を除去した後に、リフトオフのためのスペーサ
として厚さ３０００ÅのＳｉ３ Ｎ４ 層５２をＣＶＤ
法によって形成し、その上にフォトレジスト層５３を形
成し、ゲート電極部を開口するパターニングを行う。
ト層４７を除去した後に、リフトオフのためのスペーサ
として厚さ３０００ÅのＳｉ３ Ｎ４ 層５２をＣＶＤ
法によって形成し、その上にフォトレジスト層５３を形
成し、ゲート電極部を開口するパターニングを行う。
【００４０】第３工程（図５（Ｃ）参照）開口を形成し
たフォトレジスト層５３をマスクとして用い、Ｓｉ３
Ｎ４ 層５２をＮＦ３ 、ＳＦ６ のＲＩＥによりサイ
ドエッチングし、さらにＳｉＯ２ 層４６をマスクとし
て用い、ｎ−ＧａＡｓ層４５を１０Ｐａ以上の圧のＣＣ
ｌ２ Ｆ２ を用いたＲＩＥによりサイドエッチングす
る。
たフォトレジスト層５３をマスクとして用い、Ｓｉ３
Ｎ４ 層５２をＮＦ３ 、ＳＦ６ のＲＩＥによりサイ
ドエッチングし、さらにＳｉＯ２ 層４６をマスクとし
て用い、ｎ−ＧａＡｓ層４５を１０Ｐａ以上の圧のＣＣ
ｌ２ Ｆ２ を用いたＲＩＥによりサイドエッチングす
る。
【００４１】第４工程（図５（Ｄ）参照）ＳｉＯ２ 層
４６をマスクとして、ｎ−ＡｌＧａＡｓ層４４とｎ−Ｇ
ａＡｓ層４３を異方的にエッチングして半導体装置とし
ての特性が最適となる深さまでリセスエッチングする。 ｎ−ＡｌＧａＡｓ層４４をエッチングする際には、その
下のｎ−ＧａＡｓ層４３がエッチングストッパとして機
能するためリセスエッチング部の深さを正確に調節でき
る。その後、スパッタリング、蒸着等の方向性を有する
成膜法によって、ｎ−ＡｌＧａＡｓ層４２とショットキ
ー接触するＡｌ層を全面に形成する。このＡｌに代えて
Ｔｉ／Ｐｔ／Ａｕを蒸着することもできる。 この成膜法は方向性を有するから、Ａｌ層はｎ−ＧａＡ
ｓ層４５のサイドエッチングした所には形成されない。
４６をマスクとして、ｎ−ＡｌＧａＡｓ層４４とｎ−Ｇ
ａＡｓ層４３を異方的にエッチングして半導体装置とし
ての特性が最適となる深さまでリセスエッチングする。 ｎ−ＡｌＧａＡｓ層４４をエッチングする際には、その
下のｎ−ＧａＡｓ層４３がエッチングストッパとして機
能するためリセスエッチング部の深さを正確に調節でき
る。その後、スパッタリング、蒸着等の方向性を有する
成膜法によって、ｎ−ＡｌＧａＡｓ層４２とショットキ
ー接触するＡｌ層を全面に形成する。このＡｌに代えて
Ｔｉ／Ｐｔ／Ａｕを蒸着することもできる。 この成膜法は方向性を有するから、Ａｌ層はｎ−ＧａＡ
ｓ層４５のサイドエッチングした所には形成されない。
【００４２】その後、フォトレジスト層５３を除去し、
いわゆる、リフトオフによって、その上に形成されてい
たＡｌ層を除去する。上記の工程の後、ｎ−ＧａＡｓ層
４５の両端部のＳｉＯ２ 層４６を除去し、ｎ−ＧａＡ
ｓ層４５とオーミック接触するＡｕＧｅ／Ａｕからなる
ソース電極５０とドレイン電極５１をアロイにより形成
する。この実施例において製造できる装置は、第３実施
例によって製造されるものと同じであり、その構成によ
って生じる効果も同様である。
いわゆる、リフトオフによって、その上に形成されてい
たＡｌ層を除去する。上記の工程の後、ｎ−ＧａＡｓ層
４５の両端部のＳｉＯ２ 層４６を除去し、ｎ−ＧａＡ
ｓ層４５とオーミック接触するＡｕＧｅ／Ａｕからなる
ソース電極５０とドレイン電極５１をアロイにより形成
する。この実施例において製造できる装置は、第３実施
例によって製造されるものと同じであり、その構成によ
って生じる効果も同様である。
【００４３】（第５実施例）図６（Ａ）〜（Ｄ）は、本
発明の第５実施例の製造工程図である。この図において
、６１はＧａＡｓ基板、６２はｎ−ＡｌＧａＡｓ層、６
３はｎ−ＧａＡｓ層、６４はｎ−ＡｌＧａＡｓ層、６５
はフォトレジスト層、６６はＷＳｉ層、６７はゲート電
極、６７−１はゲート電極の腕、６８はソース電極、６
９はドレイン電極である。この工程図によって本発明の
第５実施例を説明する。
発明の第５実施例の製造工程図である。この図において
、６１はＧａＡｓ基板、６２はｎ−ＡｌＧａＡｓ層、６
３はｎ−ＧａＡｓ層、６４はｎ−ＡｌＧａＡｓ層、６５
はフォトレジスト層、６６はＷＳｉ層、６７はゲート電
極、６７−１はゲート電極の腕、６８はソース電極、６
９はドレイン電極である。この工程図によって本発明の
第５実施例を説明する。
【００４４】第１工程（図６（Ａ）参照）ＧａＡｓ基板
６１の上に厚さ５００Åのｎ−ＡｌＧａＡｓ活性層６２
、その上に厚さ１０００Åのｎ−ＧａＡｓ活性層６３を
、さらにその上に２００Åのｎ−ＡｌＧａＡｓ活性層６
４をＣＶＤ法によって形成し、フォトレジスト層６５の
開口を通してｎ−ＡｌＧａＡｓ活性層６４のゲート部を
、Ｃｌ２ 、ＣＣｌ４ 、ＳｉＣｌ４ のＲＩＥあるい
は、ＫＩ（よう化カリウム）による選択エッチングによ
って除去する。
６１の上に厚さ５００Åのｎ−ＡｌＧａＡｓ活性層６２
、その上に厚さ１０００Åのｎ−ＧａＡｓ活性層６３を
、さらにその上に２００Åのｎ−ＡｌＧａＡｓ活性層６
４をＣＶＤ法によって形成し、フォトレジスト層６５の
開口を通してｎ−ＡｌＧａＡｓ活性層６４のゲート部を
、Ｃｌ２ 、ＣＣｌ４ 、ＳｉＣｌ４ のＲＩＥあるい
は、ＫＩ（よう化カリウム）による選択エッチングによ
って除去する。
【００４５】第２工程（図６（Ｂ）参照）フォトレジス
ト層６５およびｎ−ＡｌＧａＡｓ層６４をマスクとして
、ｎ−ＧａＡｓ層６３のゲート電極のＴ型の腕の下に相
当する箇所を、１０Ｐａ以上の圧のＣＣｌ２ Ｆ２ を
エッチャントとするＲＩＥによりサイドエッチングして
除去する。このエッチングの際、ｎ−ＡｌＧａＡｓ層６
２はエッチングストッパとして機能する。
ト層６５およびｎ−ＡｌＧａＡｓ層６４をマスクとして
、ｎ−ＧａＡｓ層６３のゲート電極のＴ型の腕の下に相
当する箇所を、１０Ｐａ以上の圧のＣＣｌ２ Ｆ２ を
エッチャントとするＲＩＥによりサイドエッチングして
除去する。このエッチングの際、ｎ−ＡｌＧａＡｓ層６
２はエッチングストッパとして機能する。
【００４６】第３工程（図６（Ｃ）参照）フォトレジス
ト層６５を除去した後、全面に、ゲート電極を構成する
材料ＷＳｉ層６６をスパッタリング等の方向性を有する
成膜法によって形成する。この成膜法は方向性を有する
から、ゲート電極材料はｎ−ＧａＡｓ活性層６３のサイ
ドエッチングされた所には形成されない。 また、ＷＳｉに代えてＴｉ／Ｐｔ／Ａｕ等を使用するこ
ともできる。
ト層６５を除去した後、全面に、ゲート電極を構成する
材料ＷＳｉ層６６をスパッタリング等の方向性を有する
成膜法によって形成する。この成膜法は方向性を有する
から、ゲート電極材料はｎ−ＧａＡｓ活性層６３のサイ
ドエッチングされた所には形成されない。 また、ＷＳｉに代えてＴｉ／Ｐｔ／Ａｕ等を使用するこ
ともできる。
【００４７】第４工程（図６（Ｄ）参照）フォトレジス
ト層をマスクとして、ゲート電極材料ＷＳｉをパターニ
ングしてゲート電極６７を形成する。その後、ｎ−Ａｌ
ＧａＡｓ活性層６４の両端部にオーミック接触するＡｕ
Ｇｅ／Ａｕからなるソース電極６８とドレイン電極６９
を形成する。この装置においては、ゲート電極６７のＴ
型の腕６７−１を支えるｎ−ＡｌＧａＡｓ層６４下のｎ
−ＧａＡｓ層６３がサイドエッチングされて存在しない
ため、ゲート電極６７の寄生容量が大幅に低減される。
ト層をマスクとして、ゲート電極材料ＷＳｉをパターニ
ングしてゲート電極６７を形成する。その後、ｎ−Ａｌ
ＧａＡｓ活性層６４の両端部にオーミック接触するＡｕ
Ｇｅ／Ａｕからなるソース電極６８とドレイン電極６９
を形成する。この装置においては、ゲート電極６７のＴ
型の腕６７−１を支えるｎ−ＡｌＧａＡｓ層６４下のｎ
−ＧａＡｓ層６３がサイドエッチングされて存在しない
ため、ゲート電極６７の寄生容量が大幅に低減される。
【００４８】また、ｎ−ＧａＡｓ層６３、ｎ−ＡｌＧａ
Ａｓ層６２は、ｎ−ＡｌＧａＡｓ活性層６４によって覆
われているから、酸化等の悪影響を受けない。なお、こ
の構成は、ｎ−ＡｌＧａＡｓ活性層６４がノンドープ層
であるか、空乏層が形成されてソース電極あるいはドレ
イン電極とゲート電極との間が導通しないＨＥＭＴ等の
半導体装置に適用される。
Ａｓ層６２は、ｎ−ＡｌＧａＡｓ活性層６４によって覆
われているから、酸化等の悪影響を受けない。なお、こ
の構成は、ｎ−ＡｌＧａＡｓ活性層６４がノンドープ層
であるか、空乏層が形成されてソース電極あるいはドレ
イン電極とゲート電極との間が導通しないＨＥＭＴ等の
半導体装置に適用される。
【００４９】（第６実施例）図７（Ａ）〜（Ｄ）は、本
発明の第６実施例の製造工程図である。なお、この実施
例は、第５実施例の製造と、ゲート電極をリフトオフに
よって形成する点が異なっている。この図における符号
は、７０がＳｉ３ Ｎ４ 層、７１がフォトレジスト層
である他は図６において使用したものと同じである。こ
の工程図によって本発明の第６実施例を説明する。
発明の第６実施例の製造工程図である。なお、この実施
例は、第５実施例の製造と、ゲート電極をリフトオフに
よって形成する点が異なっている。この図における符号
は、７０がＳｉ３ Ｎ４ 層、７１がフォトレジスト層
である他は図６において使用したものと同じである。こ
の工程図によって本発明の第６実施例を説明する。
【００５０】第１工程（図７（Ａ）参照）ＧａＡｓ基板
６１の上にｎ−ＡｌＧａＡｓ層６２、その上にｎ−Ｇａ
Ａｓ層６３を、さらにその上にｎ−ＡｌＧａＡｓ層６４
をＣＶＤ法によって形成し、フォトレジスト層６５の開
口を通してｎ−ＡｌＧａＡｓ層６４のゲート部を異方的
にエッチングして除去する。
６１の上にｎ−ＡｌＧａＡｓ層６２、その上にｎ−Ｇａ
Ａｓ層６３を、さらにその上にｎ−ＡｌＧａＡｓ層６４
をＣＶＤ法によって形成し、フォトレジスト層６５の開
口を通してｎ−ＡｌＧａＡｓ層６４のゲート部を異方的
にエッチングして除去する。
【００５１】第２工程（図７（Ｂ）参照）フォトレジス
ト層６５を除去した後に、リフトオフのためのスペーサ
として厚さ３０００ÅのＳｉ３ Ｎ４ 層７０をＣＶＤ
法によって形成し、その上にフォトレジスト層７１を形
成し、そのゲート電極部を開口する。
ト層６５を除去した後に、リフトオフのためのスペーサ
として厚さ３０００ÅのＳｉ３ Ｎ４ 層７０をＣＶＤ
法によって形成し、その上にフォトレジスト層７１を形
成し、そのゲート電極部を開口する。
【００５２】第３工程（図７（Ｃ）参照）開口を形成し
たフォトレジスト層７１をマスクとして用い、Ｓｉ３
Ｎ４ 層７０をＮＦ３ 、ＳＦ６ のＲＩＥによりサイ
ドエッチングし、さらにｎ−ＡｌＧａＡｓ活性層６４を
マスクとして用い、ｎ−ＧａＡｓ層６３をＣＣｌ２ Ｆ
２ を用いてサイドエッチングする。
たフォトレジスト層７１をマスクとして用い、Ｓｉ３
Ｎ４ 層７０をＮＦ３ 、ＳＦ６ のＲＩＥによりサイ
ドエッチングし、さらにｎ−ＡｌＧａＡｓ活性層６４を
マスクとして用い、ｎ−ＧａＡｓ層６３をＣＣｌ２ Ｆ
２ を用いてサイドエッチングする。
【００５３】第４工程（図７（Ｄ）参照）Ｓｉ３ Ｎ４
層７０とフォトレジスト層７１を除去した後、スパッ
タリング等の方向性を有する成膜法によって、ｎ−Ａｌ
ＧａＡｓ活性層６２とショットキー接触するＡｌ層を全
面に形成する。この成膜法は方向性を有するから、Ａｌ
層はｎ−ＧａＡｓ層６３のサイドエッチングした所には
形成されない。
層７０とフォトレジスト層７１を除去した後、スパッ
タリング等の方向性を有する成膜法によって、ｎ−Ａｌ
ＧａＡｓ活性層６２とショットキー接触するＡｌ層を全
面に形成する。この成膜法は方向性を有するから、Ａｌ
層はｎ−ＧａＡｓ層６３のサイドエッチングした所には
形成されない。
【００５４】その後、フォトレジスト層７１を除去し、
いわゆる、リフトオフによって、その上に形成されてい
たＡｌ層を除去してゲート電極６７を残す。上記の工程
の後、ｎ−ＡｌＧａＡｓ層６４の両端部にオーミック接
触するＡｕＧｅ／Ａｕからなるソース電極６８とドレイ
ン電極６９を形成する。この実施例において製造できる
装置は、第５実施例によって製造されるものと同じであ
り、その構成によって生じる効果も同様である。
いわゆる、リフトオフによって、その上に形成されてい
たＡｌ層を除去してゲート電極６７を残す。上記の工程
の後、ｎ−ＡｌＧａＡｓ層６４の両端部にオーミック接
触するＡｕＧｅ／Ａｕからなるソース電極６８とドレイ
ン電極６９を形成する。この実施例において製造できる
装置は、第５実施例によって製造されるものと同じであ
り、その構成によって生じる効果も同様である。
【００５５】
【発明の効果】本発明によると、ゲート電極のＴ型の腕
と半導体活性層の間に、誘電率が大きい絶縁体層や半導
体層が存在しないため、ゲート電極の寄生容量が大幅に
低減され、装置の高速化が実現できる。このゲート電極
の寄生容量の低減効果を、単純化したモデルについて計
算によって示す。 従来例 面積Ｓのゲート電極の腕部が、半導体層の上に形成され
た厚さがｄで、比誘電率ε０ が７．０のＳｉ３ Ｎ４
膜上に存在する場合、腕部と半導体層の間の容量Ｃ１
は、Ｃ１ ＝Ｓ／ｄ×７．０ε０ で表される。ここでε０ は真空の誘電率とする。 本発明の例 面積Ｓのゲート電極の腕が、半導体層の上に形成された
、２層の厚さｄ／２のＳｉ３ Ｎ４ 膜上に形成され、
下層のＳｉ３ Ｎ４ 膜が除去されている場合、腕部と
半導体層の間の容量Ｃ２ は、 １／Ｃ２ ＝１／ＣＳｉ３Ｎ４ ＋１
／Ｃａｉｒ ＝ｄ／
２／Ｓ７．０ε０ ＋ｄ／２／Ｓ１．０ε０
＝８ｄ／１４Ｓε０
Ｃ２ ＝１４Ｓε０ ／８ｄで表される。し
たがって、Ｃ２ ／Ｃ１ ＝０．２５ となり、ゲー
ト電極の腕の寄生容量は１／４に低減できる。 また、半導体活性層は、絶縁体層あるいは半導体層によ
って覆われているから、酸化等の悪影響を受け特性が劣
化することがない。
と半導体活性層の間に、誘電率が大きい絶縁体層や半導
体層が存在しないため、ゲート電極の寄生容量が大幅に
低減され、装置の高速化が実現できる。このゲート電極
の寄生容量の低減効果を、単純化したモデルについて計
算によって示す。 従来例 面積Ｓのゲート電極の腕部が、半導体層の上に形成され
た厚さがｄで、比誘電率ε０ が７．０のＳｉ３ Ｎ４
膜上に存在する場合、腕部と半導体層の間の容量Ｃ１
は、Ｃ１ ＝Ｓ／ｄ×７．０ε０ で表される。ここでε０ は真空の誘電率とする。 本発明の例 面積Ｓのゲート電極の腕が、半導体層の上に形成された
、２層の厚さｄ／２のＳｉ３ Ｎ４ 膜上に形成され、
下層のＳｉ３ Ｎ４ 膜が除去されている場合、腕部と
半導体層の間の容量Ｃ２ は、 １／Ｃ２ ＝１／ＣＳｉ３Ｎ４ ＋１
／Ｃａｉｒ ＝ｄ／
２／Ｓ７．０ε０ ＋ｄ／２／Ｓ１．０ε０
＝８ｄ／１４Ｓε０
Ｃ２ ＝１４Ｓε０ ／８ｄで表される。し
たがって、Ｃ２ ／Ｃ１ ＝０．２５ となり、ゲー
ト電極の腕の寄生容量は１／４に低減できる。 また、半導体活性層は、絶縁体層あるいは半導体層によ
って覆われているから、酸化等の悪影響を受け特性が劣
化することがない。
【図１】 本発明の半導体装置の構成原理図であり、
（Ａ）はゲート電極のＴ型の腕の下の第１の層と第２の
層がともに絶縁体層、（Ｂ）は半導体層と絶縁体層、（
Ｃ）はともに半導体層である場合である。
（Ａ）はゲート電極のＴ型の腕の下の第１の層と第２の
層がともに絶縁体層、（Ｂ）は半導体層と絶縁体層、（
Ｃ）はともに半導体層である場合である。
【図２】 本発明の第１実施例の製造工程図である。
【図３】 本発明の第２実施例の製造工程図である。
【図４】 本発明の第３実施例の製造工程図である。
【図５】 本発明の第４実施例の製造工程図である。
【図６】 本発明の第５実施例の製造工程図である。
【図７】 本発明の第６実施例の製造工程図である。
【図８】 従来提案されていたＴ型断面形状のゲート
電極を用いた電界効果型半導体装置の構成図である。
電極を用いた電界効果型半導体装置の構成図である。
【図９】 従来の改良されたＴ型の腕を備えたゲート
電極を有する電界効果型半導体装置の構成図である。
電極を有する電界効果型半導体装置の構成図である。
１ 半導体基板
２ 半導体活性層
３ 第１の絶縁体層
４ 第２の絶縁体層
５ ゲート電極
５−１ ゲート電極のＴ型の腕
６ ソース電極
７ ドレイン電極
８ 半導体層
９ 絶縁体層
１０ 第１の半導体層
１１ 第２の半導体層
Claims (11)
- 【請求項１】 半導体活性層の上に形成され第１の開
口を有する第１の層と、該第１の開口上に形成されこれ
より小さい第２の開口を有する第２の層と、該第２およ
び第１の開口を貫通して該半導体活性層に接触する直立
部と該第２の層の上に形成された腕からなる断面Ｔ型の
ゲート電極を少なくとも有する半導体装置において、該
第１の開口が該断面Ｔ型のゲート電極の直立部の断面よ
り大きく、該断面Ｔ型のゲート電極の直立部と該第１の
層の間に空間を有することを特徴とする半導体装置。 - 【請求項２】 第１の層、第２の層ともに、絶縁体層
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１の層が半導体層、第２の層が絶縁
体層であることを特徴とする請求項１記載の半導体装置
。 - 【請求項４】 第１の層、第２の層ともに、半導体層
であることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 半導体活性層の上に第１の開口を有す
る第１の層を形成する工程と、その上に第２の開口を有
する第２の層を形成する工程と、該第２の層の第２の開
口および第１の層の第１の開口を貫通して該半導体活性
層に接触する直立部と該第２の層の上に延在する腕から
なる断面Ｔ型のゲート電極を形成する工程を少なくとも
有する半導体装置の製造方法において、第１の層の第１
の開口を該断面Ｔ型のゲート電極の直立部の断面より大
きくし、該断面Ｔ型のゲート電極の直立部と該第１の層
の間に空間を形成することを特徴とする半導体装置の製
造方法。 - 【請求項６】 第１の層、第２の層ともに、絶縁体層
であることを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項７】 第１の層が半導体層、第２の層が絶縁
体層であることを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項８】 第１の層、第２の層ともに、半導体層
であることを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項９】 第２の層の下に存在する第１の層の、
断面Ｔ型のゲート電極の直立部の断面より大きい開口を
、第１の層の選択的サイドエッチングによって形成する
ことを特徴とする請求項５記載の半導体装置の製造方法
。 - 【請求項１０】 第１の層が複数の半導体層からなり
、上側の半導体層をサイドエッチングするとき、その直
下の半導体層をエッチングストッパとすることを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項１１】 第１の層と第２の層を形成する工程
と、これらの層に開口を形成する工程と、その上に第３
の開口を有する第３の層を形成する工程と、その上全面
に導電体層を形成する工程と、第３の層を除去してリフ
トオフすることによって、第３の層の上の該導電体層を
除去して断面Ｔ型のゲート電極を形成する工程を含むこ
とを特徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237591A JPH04340231A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237591A JPH04340231A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340231A true JPH04340231A (ja) | 1992-11-26 |
Family
ID=11803524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237591A Withdrawn JPH04340231A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340231A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| JP2006120694A (ja) * | 2004-10-19 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| JP2008251884A (ja) * | 2007-03-30 | 2008-10-16 | Honda Motor Co Ltd | 半導体装置およびその製造方法 |
| JP2009515320A (ja) * | 2005-10-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化物半導体素子の製造 |
-
1991
- 1991-01-10 JP JP1237591A patent/JPH04340231A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| JP2006120694A (ja) * | 2004-10-19 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| EP1843390A1 (en) * | 2005-01-25 | 2007-10-10 | Fujitsu Limited | Semiconductor device provided with mis structure and method for manufacturing the same |
| JPWO2006080109A1 (ja) * | 2005-01-25 | 2008-06-19 | 富士通株式会社 | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| EP1843390A4 (en) * | 2005-01-25 | 2009-07-15 | Fujitsu Ltd | SEMICONDUCTOR COMPONENT WITH MIS STRUCTURE AND METHOD OF MANUFACTURING THE SAME |
| US7910955B2 (en) | 2005-01-25 | 2011-03-22 | Fujitsu Limited | Semiconductor device having MIS structure and its manufacture method |
| JP4845872B2 (ja) * | 2005-01-25 | 2011-12-28 | 富士通株式会社 | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| JP2009515320A (ja) * | 2005-10-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化物半導体素子の製造 |
| JP2008251884A (ja) * | 2007-03-30 | 2008-10-16 | Honda Motor Co Ltd | 半導体装置およびその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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