JPH0817850A - 電界効果型トランジスタのゲート電極及びその製造方法 - Google Patents
電界効果型トランジスタのゲート電極及びその製造方法Info
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- JPH0817850A JPH0817850A JP16639394A JP16639394A JPH0817850A JP H0817850 A JPH0817850 A JP H0817850A JP 16639394 A JP16639394 A JP 16639394A JP 16639394 A JP16639394 A JP 16639394A JP H0817850 A JPH0817850 A JP H0817850A
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Abstract
(57)【要約】
【目的】 ゲート長の短縮を進めても、構造強度を確保
したまま、ゲート抵抗及びフリンジング容量の低減を実
現でき、素子の高周波性能が大幅に向上する電界効果型
トランジスタのゲート電極とその製造方法を提供する。 【構成】 電界効果型トランジスタのゲート電極構造に
おいて、ショットキーゲート電極を構成する第１の金属
（１０４）上に、第１の金属（１０４）から張り出すよ
うに低抵抗な第２の金属（１０５）が形成され、さらに
この第２の金属（１０５）に接触しない絶縁膜（１０
３）が第１の金属（１０４）の周りを覆うように形成さ
れた構造を有する。 【効果】 Ｔ型構造の細い下の一部分が絶縁膜で支えら
れているため、構造強度が増す。また、Ｔ型構造の張り
出した部分と半導体の動作層との距離が従来より離れて
おり、フリンジング容量を低減できる。従って、構造強
度を確保した上で、ゲート長の短縮と、ゲート抵抗及び
フリンジング容量の低減の全てを実現できる。
したまま、ゲート抵抗及びフリンジング容量の低減を実
現でき、素子の高周波性能が大幅に向上する電界効果型
トランジスタのゲート電極とその製造方法を提供する。 【構成】 電界効果型トランジスタのゲート電極構造に
おいて、ショットキーゲート電極を構成する第１の金属
（１０４）上に、第１の金属（１０４）から張り出すよ
うに低抵抗な第２の金属（１０５）が形成され、さらに
この第２の金属（１０５）に接触しない絶縁膜（１０
３）が第１の金属（１０４）の周りを覆うように形成さ
れた構造を有する。 【効果】 Ｔ型構造の細い下の一部分が絶縁膜で支えら
れているため、構造強度が増す。また、Ｔ型構造の張り
出した部分と半導体の動作層との距離が従来より離れて
おり、フリンジング容量を低減できる。従って、構造強
度を確保した上で、ゲート長の短縮と、ゲート抵抗及び
フリンジング容量の低減の全てを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タに関し、特に低抵抗でかつ低寄生容量であり、さらに
ゲート長短縮による構造強度の低下を防いだ電界効果ト
ランジスタのゲート電極構造とその製造方法に関する。
タに関し、特に低抵抗でかつ低寄生容量であり、さらに
ゲート長短縮による構造強度の低下を防いだ電界効果ト
ランジスタのゲート電極構造とその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体を用いた電
界効果型トランジスタ（ＦＥＴ）では、ゲート長の短縮
とゲート抵抗の低減を両立できるゲート電極構造にする
ことが高周波特性の向上に効果的である。従来は、この
ため、例えば１９８７年、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイス、
（ＩＥＥＥ Ｔｒａｎｓ． ｏｎＥｌｅｃｔ． Ｄｅ
ｖ．）、Ｖｏｌ．ＥＤ−３４、Ｎｏ．４、１９８７、Ｐ
７５３にあるように、ゲート電極の断面構造をＴ型（Ｔ
字型またはマッシュルーム型）にし、ゲート長の短縮と
ゲート抵抗の低減を実現してきた。また、その製造方法
として、多層レジスト膜の感度差を利用し、電子ビーム
露光でレジスト膜の断面をＴ型に加工したうえで、蒸着
とリフトオフ工程を行い、ゲート電極の構造をＴ型にす
る方法が記載されている。
界効果型トランジスタ（ＦＥＴ）では、ゲート長の短縮
とゲート抵抗の低減を両立できるゲート電極構造にする
ことが高周波特性の向上に効果的である。従来は、この
ため、例えば１９８７年、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイス、
（ＩＥＥＥ Ｔｒａｎｓ． ｏｎＥｌｅｃｔ． Ｄｅ
ｖ．）、Ｖｏｌ．ＥＤ−３４、Ｎｏ．４、１９８７、Ｐ
７５３にあるように、ゲート電極の断面構造をＴ型（Ｔ
字型またはマッシュルーム型）にし、ゲート長の短縮と
ゲート抵抗の低減を実現してきた。また、その製造方法
として、多層レジスト膜の感度差を利用し、電子ビーム
露光でレジスト膜の断面をＴ型に加工したうえで、蒸着
とリフトオフ工程を行い、ゲート電極の構造をＴ型にす
る方法が記載されている。
【０００３】ここで、従来のＦＥＴのＴ型ゲート構造の
断面図を図６に示す。動作層（６０１）上にＴ型構造の
ゲートが形成されたものであるが、この断面図から判る
ように、Ｔ型構造の下の部分（６０２）がゲート長を規
定し、上の広がった部分（６０３）が断面積を増加させ
ることによって、ゲート長の短縮とゲート抵抗の低減を
両立している。また、図７（ａ）−（ｄ）の工程断面図
を用いて、従来の製造方法である多層レジスト膜による
ゲート電極形成方法について説明する。まず、図７
（ａ）に示すように、化合物半導体よりなる動作層（７
０１）上に低感度な感度特性を持つ第１のレジスト膜
（７０２）を形成し、その上に第１のレジスト膜に較
べ、高感度な感度特性を持つ第２のレジスト膜（７０
３）を形成する。次に、図７（ｂ）に示すように、この
レジスト膜を電子線（７０４）により描画する。次に、
図７（ｃ）に示すように、この描画された第１、第２レ
ジスト膜を同時に現像し、断面がＴ型形状の開孔を持つ
レジストパターン（７０５）を得る。最後に、この開孔
されたレジスト膜を利用して金属を蒸着し、リフトオフ
工程をした後、図７（ｄ）に示すように、Ｔ型構造のゲ
ート電極（７０６）を形成する。
断面図を図６に示す。動作層（６０１）上にＴ型構造の
ゲートが形成されたものであるが、この断面図から判る
ように、Ｔ型構造の下の部分（６０２）がゲート長を規
定し、上の広がった部分（６０３）が断面積を増加させ
ることによって、ゲート長の短縮とゲート抵抗の低減を
両立している。また、図７（ａ）−（ｄ）の工程断面図
を用いて、従来の製造方法である多層レジスト膜による
ゲート電極形成方法について説明する。まず、図７
（ａ）に示すように、化合物半導体よりなる動作層（７
０１）上に低感度な感度特性を持つ第１のレジスト膜
（７０２）を形成し、その上に第１のレジスト膜に較
べ、高感度な感度特性を持つ第２のレジスト膜（７０
３）を形成する。次に、図７（ｂ）に示すように、この
レジスト膜を電子線（７０４）により描画する。次に、
図７（ｃ）に示すように、この描画された第１、第２レ
ジスト膜を同時に現像し、断面がＴ型形状の開孔を持つ
レジストパターン（７０５）を得る。最後に、この開孔
されたレジスト膜を利用して金属を蒸着し、リフトオフ
工程をした後、図７（ｄ）に示すように、Ｔ型構造のゲ
ート電極（７０６）を形成する。
【０００４】
【発明が解決しようとする課題】上記の従来技術で述べ
たＴ型のゲート電極構造では、ゲート長の短縮は容易で
あるものの、上の広がった部分と半導体動作層の間で、
新たにフリンジング容量と呼ばれる大きな寄生容量が発
生する。この寄生容量は、電界効果型トランジスタの高
周波特性を著しく劣化させる。これを回避するために
は、図６のようなＴ型構造の下の部分（６０２）を高く
し、上の広がった部分（６０３）と半導体の動作層（６
０１）との距離を大きくする必要がある。しかしなが
ら、このような構造を採用した場合、ゲート電極の下の
部分（６０２）の構造強度が著しく低下し、後の工程中
にゲート電極が破壊するという問題が発生する。
たＴ型のゲート電極構造では、ゲート長の短縮は容易で
あるものの、上の広がった部分と半導体動作層の間で、
新たにフリンジング容量と呼ばれる大きな寄生容量が発
生する。この寄生容量は、電界効果型トランジスタの高
周波特性を著しく劣化させる。これを回避するために
は、図６のようなＴ型構造の下の部分（６０２）を高く
し、上の広がった部分（６０３）と半導体の動作層（６
０１）との距離を大きくする必要がある。しかしなが
ら、このような構造を採用した場合、ゲート電極の下の
部分（６０２）の構造強度が著しく低下し、後の工程中
にゲート電極が破壊するという問題が発生する。
【０００５】また、従来の製造方法では、図７に示すよ
うに、フリンジング容量低減のために、第１の低感度な
レジスト膜（７０２）を厚くすると、Ｔ型構造の下の部
分の金属が十分成長する前に、上部側の金属により覆わ
れてしまい、上部側と下部側が断線するという問題も起
こる。従って、従来の製造方法では、Ｔ型構造の下の部
分（７０７）だけを高くすること自体に限界があった。
そのためＦＥＴの高周波特性の向上に必要なゲート長短
縮、ゲート抵抗低減及び、フリンジング容量低減を実現
し、さらに、十分な強度をもつ電極構造とはなっていな
かった。また、ゲート電極の断面構造をＴ型にし、ゲー
ト抵抗の低減を図るものとして、特開平２−２６３４４
３号、特開平３−２１０３１号、特開平４−１５７７３
２号、特開平４−１５７７３３号が提案されているが、
ＦＥＴの高周波特性の向上に必要なゲート長短縮、ゲー
ト抵抗低減及び、フリンジング容量低減を実現し、さら
に、十分な強度をもつものではなかった。
うに、フリンジング容量低減のために、第１の低感度な
レジスト膜（７０２）を厚くすると、Ｔ型構造の下の部
分の金属が十分成長する前に、上部側の金属により覆わ
れてしまい、上部側と下部側が断線するという問題も起
こる。従って、従来の製造方法では、Ｔ型構造の下の部
分（７０７）だけを高くすること自体に限界があった。
そのためＦＥＴの高周波特性の向上に必要なゲート長短
縮、ゲート抵抗低減及び、フリンジング容量低減を実現
し、さらに、十分な強度をもつ電極構造とはなっていな
かった。また、ゲート電極の断面構造をＴ型にし、ゲー
ト抵抗の低減を図るものとして、特開平２−２６３４４
３号、特開平３−２１０３１号、特開平４−１５７７３
２号、特開平４−１５７７３３号が提案されているが、
ＦＥＴの高周波特性の向上に必要なゲート長短縮、ゲー
ト抵抗低減及び、フリンジング容量低減を実現し、さら
に、十分な強度をもつものではなかった。
【０００６】
【課題を解決するための手段】本発明は上記のような課
題を解決するもので、電界効果型トランジスタのゲート
電極構造において、第１の金属がショットキーゲート電
極を構成し、この第１の金属上に、第１の金属より張り
出すように覆った低抵抗な第２の金属があり、さらにこ
の第２の金属には接触しない絶縁膜が第１の金属の周り
を覆っていることを特徴とする電界効果型トランジスタ
のゲート電極である。また、電界効果型トランジスタの
ゲート電極を製造する方法において、動作層を有する半
導体基板上にゲート電極形成部位に開孔を持つ絶縁膜を
形成する工程と、前記の絶縁膜上に第１の金属を堆積す
る工程と、第１の金属上に少なくとも１種類以上の金属
により第２の金属を選択的に形成する工程と、第１の金
属を選択的にエッチングし、第１の金属の断面寸法を選
択的に形成した第２の金属の断面寸法よりも小さくする
工程と、を含むことを特徴とする上記電界効果型トラン
ジスタのゲート電極製造方法である。
題を解決するもので、電界効果型トランジスタのゲート
電極構造において、第１の金属がショットキーゲート電
極を構成し、この第１の金属上に、第１の金属より張り
出すように覆った低抵抗な第２の金属があり、さらにこ
の第２の金属には接触しない絶縁膜が第１の金属の周り
を覆っていることを特徴とする電界効果型トランジスタ
のゲート電極である。また、電界効果型トランジスタの
ゲート電極を製造する方法において、動作層を有する半
導体基板上にゲート電極形成部位に開孔を持つ絶縁膜を
形成する工程と、前記の絶縁膜上に第１の金属を堆積す
る工程と、第１の金属上に少なくとも１種類以上の金属
により第２の金属を選択的に形成する工程と、第１の金
属を選択的にエッチングし、第１の金属の断面寸法を選
択的に形成した第２の金属の断面寸法よりも小さくする
工程と、を含むことを特徴とする上記電界効果型トラン
ジスタのゲート電極製造方法である。
【０００７】また、電界効果型トランジスタのゲート電
極を製造する方法において、絶縁膜に形成するゲート電
極形成部位の開孔は、動作層を有する半導体基板上に第
１の絶縁膜を堆積し開孔を形成する工程と、この開孔内
を含めて、前記第１の絶縁膜上に第２の絶縁膜を堆積す
る工程と、この第２の絶縁膜に異方性ドライエッチング
を施し、前記開孔の内側壁にのみ前記第２の絶縁膜を残
すことにより前記開孔の幅を狭める工程と、を含むこと
を特徴とする電界効果型トランジスタのゲート電極製造
方法てある。また、上記電界効果型トランジスタのゲー
ト電極を製造する方法において、第１の金属がタングス
テン（Ｗ）または、タングステン化合物からなり、この
第１の金属をＳＦ6 を含む１種類以上のガスを用いて、
選択的に等方性エッチングする工程を含むことを特徴と
する電界効果型トランジスタのゲート電極製造方法であ
る。
極を製造する方法において、絶縁膜に形成するゲート電
極形成部位の開孔は、動作層を有する半導体基板上に第
１の絶縁膜を堆積し開孔を形成する工程と、この開孔内
を含めて、前記第１の絶縁膜上に第２の絶縁膜を堆積す
る工程と、この第２の絶縁膜に異方性ドライエッチング
を施し、前記開孔の内側壁にのみ前記第２の絶縁膜を残
すことにより前記開孔の幅を狭める工程と、を含むこと
を特徴とする電界効果型トランジスタのゲート電極製造
方法てある。また、上記電界効果型トランジスタのゲー
ト電極を製造する方法において、第１の金属がタングス
テン（Ｗ）または、タングステン化合物からなり、この
第１の金属をＳＦ6 を含む１種類以上のガスを用いて、
選択的に等方性エッチングする工程を含むことを特徴と
する電界効果型トランジスタのゲート電極製造方法であ
る。
【０００８】
【作用】本発明においてはゲート長さを短縮し易く、か
つゲート抵抗とフリンジング容量の低減を実現し、さら
には十分な構造強度が得られるという作用をするもので
ある。即ち、本発明のＦＥＴのゲート電極では、ショッ
トキーゲート電極を構成する第１の金属上に、第１の金
属より張り出すように覆った低抵抗な第２の金属があ
り、さらにこの第２の金属に接触しない絶縁膜が第１の
金属の周りを覆っている構造を有することで、上記のよ
うな作用を有するものである。また、本発明のＦＥＴの
ゲート電極製造方法では、半導体基板の動作上に、ゲー
ト電極形成部位に開孔を持つ絶縁膜を形成する工程と、
この絶縁膜上に第１の金属を堆積する工程と、少なくと
も１種類以上の金属により、第１の金属上に第２の金属
を選択的に形成する工程と、第１の金属の断面寸法が第
２の金属の断面寸法よりも小さくなるよう第１の金属を
選択的にエッチングする工程とを含むことで、上記のよ
うな作用を有するものである。
つゲート抵抗とフリンジング容量の低減を実現し、さら
には十分な構造強度が得られるという作用をするもので
ある。即ち、本発明のＦＥＴのゲート電極では、ショッ
トキーゲート電極を構成する第１の金属上に、第１の金
属より張り出すように覆った低抵抗な第２の金属があ
り、さらにこの第２の金属に接触しない絶縁膜が第１の
金属の周りを覆っている構造を有することで、上記のよ
うな作用を有するものである。また、本発明のＦＥＴの
ゲート電極製造方法では、半導体基板の動作上に、ゲー
ト電極形成部位に開孔を持つ絶縁膜を形成する工程と、
この絶縁膜上に第１の金属を堆積する工程と、少なくと
も１種類以上の金属により、第１の金属上に第２の金属
を選択的に形成する工程と、第１の金属の断面寸法が第
２の金属の断面寸法よりも小さくなるよう第１の金属を
選択的にエッチングする工程とを含むことで、上記のよ
うな作用を有するものである。
【０００９】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。 ［実施例１］図１は、本発明の一実施例を示す電界効果
型トランジスタ構造断面図である。図１を参照すると、
半絶縁性ＧａＡｓ基板（１０１）上に動作層（１０２）
があり、２００nmの開孔幅を持つ厚さ２００nmのＳｉＯ
2 絶縁膜（１０３）と、厚さ１５０nmのＷＳｉからなる
第１の金属（１０４）と、それぞれの厚さが２０nm／３
０nm／２５０nmであるＴｉ／Ｐｔ／Ａｕからなる第２の
金属（１０５）と、第２の金属（１０５）に対して自己
整合的に形成されたＡｕＧｅ／Ｎｉ／Ａｕ（１０９）か
らなるソース電極（１０７）及びドレイン電極（１０
８）とから形成されている。このように、ゲート電極
（１０６）を構成し、第１の金属（１０４）上に、第１
の金属より張り出すように覆った低抵抗な第２の金属
（１０５）があり、この第２の金属（１０５）には接触
しない絶縁膜（１０３）が第１の金属（１０４）の周り
を覆っているものである。なお、第２の金属（１０５）
の上部の横線の部分は、ソース電極（１０７）及びドレ
イン電極（１０８）を第２の金属（１０５）に対して自
己整合的に形成したときに、堆積したＡｕＧｅ／Ｎｉ／
Ａｕである。
に説明する。 ［実施例１］図１は、本発明の一実施例を示す電界効果
型トランジスタ構造断面図である。図１を参照すると、
半絶縁性ＧａＡｓ基板（１０１）上に動作層（１０２）
があり、２００nmの開孔幅を持つ厚さ２００nmのＳｉＯ
2 絶縁膜（１０３）と、厚さ１５０nmのＷＳｉからなる
第１の金属（１０４）と、それぞれの厚さが２０nm／３
０nm／２５０nmであるＴｉ／Ｐｔ／Ａｕからなる第２の
金属（１０５）と、第２の金属（１０５）に対して自己
整合的に形成されたＡｕＧｅ／Ｎｉ／Ａｕ（１０９）か
らなるソース電極（１０７）及びドレイン電極（１０
８）とから形成されている。このように、ゲート電極
（１０６）を構成し、第１の金属（１０４）上に、第１
の金属より張り出すように覆った低抵抗な第２の金属
（１０５）があり、この第２の金属（１０５）には接触
しない絶縁膜（１０３）が第１の金属（１０４）の周り
を覆っているものである。なお、第２の金属（１０５）
の上部の横線の部分は、ソース電極（１０７）及びドレ
イン電極（１０８）を第２の金属（１０５）に対して自
己整合的に形成したときに、堆積したＡｕＧｅ／Ｎｉ／
Ａｕである。
【００１０】［実施例２］本発明の第２の実施例につい
て説明する。図２（ａ）−（ｆ）は、第２の実施例を示
す電界効果型トランジスタの主な製造工程図である。ま
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板の
動作層（２０１）上に、ＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース・ドレイン電極（２０２）を形成し、プラズマＣ
ＶＤ法にて、約１５０nmのＳｉＮｘ膜（２０３）を形成
する。次に、図２（ｂ）に示すように、約４５０nmのポ
リメチルメタクリレート（ＰＭＭＡ）レジスト（２０
４）を形成し、電子線露光法によりゲート形成部位を開
孔する。次に、図２（ｃ）に示すようにＣＦ4 とＨ2 の
混合ガス（２０５）を用いて、ＳｉＮｘ膜（２０３）の
ドライエッチングを行い、幅約０．１μｍの開孔（２０
６）を形成する。
て説明する。図２（ａ）−（ｆ）は、第２の実施例を示
す電界効果型トランジスタの主な製造工程図である。ま
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板の
動作層（２０１）上に、ＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース・ドレイン電極（２０２）を形成し、プラズマＣ
ＶＤ法にて、約１５０nmのＳｉＮｘ膜（２０３）を形成
する。次に、図２（ｂ）に示すように、約４５０nmのポ
リメチルメタクリレート（ＰＭＭＡ）レジスト（２０
４）を形成し、電子線露光法によりゲート形成部位を開
孔する。次に、図２（ｃ）に示すようにＣＦ4 とＨ2 の
混合ガス（２０５）を用いて、ＳｉＮｘ膜（２０３）の
ドライエッチングを行い、幅約０．１μｍの開孔（２０
６）を形成する。
【００１１】次に、ＰＭＭＡレジスト（２０４）を除去
した後、図２（ｄ）に示すように、第１の金属としてＡ
ｌ（２０７）を真空蒸着法にて厚さ約１５０nm堆積し、
さらに、この上に光学露光法を用いてフォトレジスト
（ＰＲ）膜（２０８）をパターニングし、第２の金属Ａ
ｕ（２０９）を真空蒸着法にて厚さ約３００nm堆積す
る。次に、リフトオフ工程によりＰＲ（２０８）を除去
した後、図２（ｅ）に示すように、６０℃のＨ3 ＰＯ4
水溶液によりＡｌ（２０７）だけを選択的にエッチング
する。この時、オーバエッチングを施すことで、第１の
金属（２１０）が形成される。次に、図２（ｆ）に示す
ように、第２の金属Ａｕ（２０９）をマスクとして、Ｃ
Ｆ4 ガスを用いた異方性ドライエッチングによりＳｉＮ
ｘ膜（２０３）を除去し、電界効果型トランジスタのゲ
ート電極を完成する。
した後、図２（ｄ）に示すように、第１の金属としてＡ
ｌ（２０７）を真空蒸着法にて厚さ約１５０nm堆積し、
さらに、この上に光学露光法を用いてフォトレジスト
（ＰＲ）膜（２０８）をパターニングし、第２の金属Ａ
ｕ（２０９）を真空蒸着法にて厚さ約３００nm堆積す
る。次に、リフトオフ工程によりＰＲ（２０８）を除去
した後、図２（ｅ）に示すように、６０℃のＨ3 ＰＯ4
水溶液によりＡｌ（２０７）だけを選択的にエッチング
する。この時、オーバエッチングを施すことで、第１の
金属（２１０）が形成される。次に、図２（ｆ）に示す
ように、第２の金属Ａｕ（２０９）をマスクとして、Ｃ
Ｆ4 ガスを用いた異方性ドライエッチングによりＳｉＮ
ｘ膜（２０３）を除去し、電界効果型トランジスタのゲ
ート電極を完成する。
【００１２】［実施例３］本発明の第３の実施例につい
て説明する。図３（ａ）−（ｄ）及び図４（ａ）−
（ｄ）は、第３の実施例を示す電界効果型トランジスタ
の主な製造工程図である。まず、図３（ａ）に示すよう
に、半絶縁性ＧａＡｓ基板の動作層（３０１）上に、熱
ＣＶＣ法にて、約３００nmのＳｉＯ2 膜（３０２）を形
成し、光学露光法を用いてＰＲ膜（３０３）をパターニ
ングする。次に、図３（ｂ）に示すように、ＣＦ4 ガス
（３０４）を用いてＳｉＯ2 膜（３０２）のドライエッ
チングを行い、幅約０．５μｍの開孔（３０５）を形成
する。次に、ＰＲ膜（３０３）を除去した後、図３
（ｃ）に示すように、熱、ＣＶＤ法にて約２５０nmのＳ
ｉＯ2 膜（３０６）を形成する。次に、図３（ｄ）に示
すように、ＣＦ4 ガス（３０７）を用いて、ＳｉＯ2 膜
（３０６）の異方性ドライエッチングを行ない、開孔
（３０５）内に側壁（３０８：厚さ約１５０nm）を形成
する。
て説明する。図３（ａ）−（ｄ）及び図４（ａ）−
（ｄ）は、第３の実施例を示す電界効果型トランジスタ
の主な製造工程図である。まず、図３（ａ）に示すよう
に、半絶縁性ＧａＡｓ基板の動作層（３０１）上に、熱
ＣＶＣ法にて、約３００nmのＳｉＯ2 膜（３０２）を形
成し、光学露光法を用いてＰＲ膜（３０３）をパターニ
ングする。次に、図３（ｂ）に示すように、ＣＦ4 ガス
（３０４）を用いてＳｉＯ2 膜（３０２）のドライエッ
チングを行い、幅約０．５μｍの開孔（３０５）を形成
する。次に、ＰＲ膜（３０３）を除去した後、図３
（ｃ）に示すように、熱、ＣＶＤ法にて約２５０nmのＳ
ｉＯ2 膜（３０６）を形成する。次に、図３（ｄ）に示
すように、ＣＦ4 ガス（３０７）を用いて、ＳｉＯ2 膜
（３０６）の異方性ドライエッチングを行ない、開孔
（３０５）内に側壁（３０８：厚さ約１５０nm）を形成
する。
【００１３】次に、図４（ａ）に示すように、第１の金
属としてＴｉ（４０１）を厚さ約１５０nm、さらに、第
２の金属としてＰｔ（４０２）／Ａｕ（４０３）を厚さ
約１００nm／約２５０nmだけスパッタ蒸着法にて堆積す
る。次に、図４（ｂ）に示しように、光学露光法を用い
てパターニングしたＰＲ膜（４０４）をマスクとして、
Ａｒガスを用いたスパッタエッチングでＰｔ（４０２）
／Ａｕ（４０３）を除去し、第２の金属（４０５）を形
成する。この時、ＴｉとＰｔ／Ａｕのエッチング選択比
は何れも１５倍以上あるため、Ｐｔ（４０２）／Ａｕ
（４０３）のみを選択的に除去することは容易である。
次に、図４（ｃ）に示すように、第２の金属（４０５）
をマスクとして、ＨＣｌ水溶液によりＴｉ（４０１）だ
けを選択的にエッチングする。この時、オーバエッチン
グを施すことで、第１の金属（４０６）が形成される。
最後に図４（ｃ）に示すように、第２の金属（４０５）
をマスクとして、ＣＦ4 ガスを用いた異方性ドライエッ
チングによりＳｉＯ2 膜（３０２）を除去し、さらにＡ
ｕＧｅ／Ｎｉ／Ａｕのオーミック金属（４０７）を第２
の金属（４０５）に対して自己整合的に蒸着して、本発
明の電界効果型トランジスタのゲート電極を完成する。
属としてＴｉ（４０１）を厚さ約１５０nm、さらに、第
２の金属としてＰｔ（４０２）／Ａｕ（４０３）を厚さ
約１００nm／約２５０nmだけスパッタ蒸着法にて堆積す
る。次に、図４（ｂ）に示しように、光学露光法を用い
てパターニングしたＰＲ膜（４０４）をマスクとして、
Ａｒガスを用いたスパッタエッチングでＰｔ（４０２）
／Ａｕ（４０３）を除去し、第２の金属（４０５）を形
成する。この時、ＴｉとＰｔ／Ａｕのエッチング選択比
は何れも１５倍以上あるため、Ｐｔ（４０２）／Ａｕ
（４０３）のみを選択的に除去することは容易である。
次に、図４（ｃ）に示すように、第２の金属（４０５）
をマスクとして、ＨＣｌ水溶液によりＴｉ（４０１）だ
けを選択的にエッチングする。この時、オーバエッチン
グを施すことで、第１の金属（４０６）が形成される。
最後に図４（ｃ）に示すように、第２の金属（４０５）
をマスクとして、ＣＦ4 ガスを用いた異方性ドライエッ
チングによりＳｉＯ2 膜（３０２）を除去し、さらにＡ
ｕＧｅ／Ｎｉ／Ａｕのオーミック金属（４０７）を第２
の金属（４０５）に対して自己整合的に蒸着して、本発
明の電界効果型トランジスタのゲート電極を完成する。
【００１４】［実施例４］次に、本発明の第４の実施例
について説明する。図３（ａ）−（ｄ）及び図５（ａ）
−（ｄ）は、第４の実施例を示す電界効果型トランジス
タの主な製造工程図である。まず、図３（ａ）−図３
（ｄ）は上記第３の実施例と同様に行う。次いで、図５
（ａ）に示すように、第１の金属としてＷＳｉ（５０
１）を厚さ約１５０ｎｍだけスパッタ蒸着法にて、堆積
する。次に、図５（ｂ）に示すように、光学露光法を用
いてＰＲ膜（５０２）をパターンニングし、第２の金属
としてＴｉ／Ｐｔ／Ａｕ（５０３）を、それぞれ３０ｎ
ｍ／５０ｎｍ／２５０ｎｍだけ真空蒸着法にて厚さ約３
００ｎｍ堆積する。
について説明する。図３（ａ）−（ｄ）及び図５（ａ）
−（ｄ）は、第４の実施例を示す電界効果型トランジス
タの主な製造工程図である。まず、図３（ａ）−図３
（ｄ）は上記第３の実施例と同様に行う。次いで、図５
（ａ）に示すように、第１の金属としてＷＳｉ（５０
１）を厚さ約１５０ｎｍだけスパッタ蒸着法にて、堆積
する。次に、図５（ｂ）に示すように、光学露光法を用
いてＰＲ膜（５０２）をパターンニングし、第２の金属
としてＴｉ／Ｐｔ／Ａｕ（５０３）を、それぞれ３０ｎ
ｍ／５０ｎｍ／２５０ｎｍだけ真空蒸着法にて厚さ約３
００ｎｍ堆積する。
【００１５】次に、リフトオフ工程によりＰＲ膜（５０
２）を除去し、第２の金属（５０４）を形成した後、図
５（ｃ）に示すように、ＳＦ6 ガスを用いた等方性ドラ
イエッチングによりＷＳｉ（５０１）を選択的に除去
し、第１の金属（５０５）を形成する。この時、ＷＳｉ
と、Ｔｉ／Ｐｔ／Ａｕ及びＳｉＯ2 との間のエッチング
選択比は何れも５０倍以上あるため、ＷＳｉ（５０１）
のみを選択的に除去し、さらにオーバエッチングを施す
ことで、第１の金属（５０５）を形成することは容易で
ある。最後に、図５（ｄ）に示すように、第２の金属
（５０４）をマスクとして、ＣＦ4 ガスを用いた異方性
ドライエッチングによりＳｉＯ2 膜（３０２）を除去
し、さらにＡｕＧｅ／Ｎｉ／Ａｕのオーミック金属（５
０６）を第２の金属（５０４）に対して自己整合的に蒸
着して、本発明の電界効果型トランジスタのゲート電極
を完成する。
２）を除去し、第２の金属（５０４）を形成した後、図
５（ｃ）に示すように、ＳＦ6 ガスを用いた等方性ドラ
イエッチングによりＷＳｉ（５０１）を選択的に除去
し、第１の金属（５０５）を形成する。この時、ＷＳｉ
と、Ｔｉ／Ｐｔ／Ａｕ及びＳｉＯ2 との間のエッチング
選択比は何れも５０倍以上あるため、ＷＳｉ（５０１）
のみを選択的に除去し、さらにオーバエッチングを施す
ことで、第１の金属（５０５）を形成することは容易で
ある。最後に、図５（ｄ）に示すように、第２の金属
（５０４）をマスクとして、ＣＦ4 ガスを用いた異方性
ドライエッチングによりＳｉＯ2 膜（３０２）を除去
し、さらにＡｕＧｅ／Ｎｉ／Ａｕのオーミック金属（５
０６）を第２の金属（５０４）に対して自己整合的に蒸
着して、本発明の電界効果型トランジスタのゲート電極
を完成する。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
電界効果型トランジスタのゲート電極はＴ型構造の細い
下の一部分が絶縁膜で支えられているため、構造強度が
増している。このため、Ｔ型構造の張り出した部分と半
導体の動作層との距離を、従来よりも離すことが可能に
なり、フリンジング容量の発生を著しく抑えることが出
来る。このように、本発明の構造およびその製造方法
は、ゲート長の短縮を進めても、構造強度を確保したま
ま、ゲート抵抗及びフリンジング容量の低減を実現でき
るため、素子の高周波性能を大幅に向上できる効果を有
している。
電界効果型トランジスタのゲート電極はＴ型構造の細い
下の一部分が絶縁膜で支えられているため、構造強度が
増している。このため、Ｔ型構造の張り出した部分と半
導体の動作層との距離を、従来よりも離すことが可能に
なり、フリンジング容量の発生を著しく抑えることが出
来る。このように、本発明の構造およびその製造方法
は、ゲート長の短縮を進めても、構造強度を確保したま
ま、ゲート抵抗及びフリンジング容量の低減を実現でき
るため、素子の高周波性能を大幅に向上できる効果を有
している。
【図１】 本発明の実施例の電界効果型トランジスタの
構造断面図である。
構造断面図である。
【図２】 本発明の実施例の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図３】 本発明の実施例の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図４】 本発明の実施例の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図５】 本発明の実施例の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図６】 従来例の電界効果型トランジスタの構造断面
図である。
図である。
【図７】 従来例の電界効果型トランジスタの製造工程
を示す要素工程図である。
を示す要素工程図である。
１０１ 半絶縁性ＧａＡｓ基板 １０２ 動作層 １０３ ＳｉＯ2 絶縁膜 １０４ 第１の金属 １０５ 第２の金属 １０６ ゲート電極 １０７ ソース電極 １０８ ドレイン電極 １０９ ＡｕＧｅ／Ｎｉ／Ａｕ ２０１ 動作層 ２０２ ソース・ドレイン電極 ２０３ ＳｉＮｘ膜 ２０４ ＰＭＭＡレジスト ２０５ ＣＦ4 とＨ2 の混合ガス ２０６ 開孔 ２０７ Ａｌ ２０８ フォトレジスト膜 ２０９ 第２の金属Ａｕ ２１０ 第１の金属 ３０１ 動作層 ３０２ ＳｉＯ2 膜 ３０３ ＰＲ膜 ３０４ ＣＦ4 ガス ３０５ 開孔 ３０６ ＳｉＯ2 膜 ３０７ ＣＦ4 ガス ３０８ 側壁 ４０１ Ｔｉ ４０２ Ｐｔ ４０３ Ａｕ ４０４ ＰＲ膜 ４０５ 第２の金属 ４０６ 第１の金属 ４０７ オーミック金属 ５０１ ＷＳｉ ５０２ ＰＲ膜 ５０３ Ｔｉ／Ｐｔ／Ａｕ ５０４ 第２の金属 ５０５ 第１の金属 ５０６ オーミック金属 ５０７ ＳＦ6 ガス ６０１ 動作層 ６０２ Ｔ型構造の下の部分 ６０３ Ｔ型構造の上の広がった部分 ７０１ 動作層 ７０２ 第１のレジスト膜 ７０３ 第２のレジスト膜 ７０４ 電子線 ７０５ レジストパターン ７０６ ゲート電極 ７０７ Ｔ型構造の下の部分
Claims (4)
- 【請求項１】 電界効果型トランジスタのゲート電極構
造において、第１の金属がショットキーゲート電極を構
成し、この第１の金属上に、第１の金属より張り出すよ
うに覆った低抵抗な第２の金属があり、さらにこの第２
の金属には接触しない絶縁膜が第１の金属の周りを覆っ
ていることを特徴とする電界効果型トランジスタのゲー
ト電極。 - 【請求項２】 電界効果型トランジスタのゲート電極を
製造する方法において、動作層を有する半導体基板上に
ゲート電極形成部位に開孔を持つ絶縁膜を形成する工程
と、前記の絶縁膜上に第１の金属を堆積する工程と、第
１の金属上に少なくとも１種類以上の金属により第２の
金属を選択的に形成する工程と、第１の金属を選択的に
エッチングし、第１の金属の断面寸法を選択的に形成し
た第２の金属の断面寸法よりも小さくする工程と、を含
むことを特徴とする請求項１に記載の電界効果型トラン
ジスタのゲート電極製造方法。 - 【請求項３】 請求項２に記載の電界効果型トランジス
タのゲート電極を製造する方法において、絶縁膜に形成
するゲート電極形成部位の開孔は、動作層を有する半導
体基板上に第１の絶縁膜を堆積し開孔を形成する工程
と、この開孔内を含めて、前記第１の絶縁膜上に第２の
絶縁膜を堆積する工程と、この第２の絶縁膜に異方性ド
ライエッチングを施し、前記開孔の内側壁にのみ前記第
２の絶縁膜を残すことにより前記開孔の幅を狭める工程
と、を含むことを特徴とする電界効果型トランジスタの
ゲート電極製造方法。 - 【請求項４】 請求項２に記載の電界効果型トランジス
タのゲート電極を製造する方法において、第１の金属が
タングステン（Ｗ）または、タングステン化合物からな
り、この第１の金属をＳＦ6 を含む１種類以上のガスを
用いて、選択的に等方性エッチングする工程を含むこと
を特徴とする電界効果型トランジスタのゲート電極製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166393A JP2606592B2 (ja) | 1994-06-24 | 1994-06-24 | 電界効果型トランジスタのゲート電極及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166393A JP2606592B2 (ja) | 1994-06-24 | 1994-06-24 | 電界効果型トランジスタのゲート電極及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817850A true JPH0817850A (ja) | 1996-01-19 |
| JP2606592B2 JP2606592B2 (ja) | 1997-05-07 |
Family
ID=15830590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6166393A Expired - Fee Related JP2606592B2 (ja) | 1994-06-24 | 1994-06-24 | 電界効果型トランジスタのゲート電極及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606592B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521470A (ja) * | 1991-07-12 | 1993-01-29 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH06168962A (ja) * | 1992-08-19 | 1994-06-14 | Mitsubishi Electric Corp | 電界効果型半導体装置及びその製造方法 |
-
1994
- 1994-06-24 JP JP6166393A patent/JP2606592B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521470A (ja) * | 1991-07-12 | 1993-01-29 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH06168962A (ja) * | 1992-08-19 | 1994-06-14 | Mitsubishi Electric Corp | 電界効果型半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606592B2 (ja) | 1997-05-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |