JPH02238636A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02238636A JPH02238636A JP5901389A JP5901389A JPH02238636A JP H02238636 A JPH02238636 A JP H02238636A JP 5901389 A JP5901389 A JP 5901389A JP 5901389 A JP5901389 A JP 5901389A JP H02238636 A JPH02238636 A JP H02238636A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- photoresist
- gate opening
- insulating film
- opening part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 12
- 238000001312 dry etching Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＧａＡｓシ
ョットキゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）のゲート電極の形成方法に関する。
ョットキゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）のゲート電極の形成方法に関する。
従来のＧａＡｓＭＥＳＦＥＴの製造方法、特にそのゲー
ト電極の製造方法を第２図（ａ）乃至（ｄ）に示す。
ト電極の製造方法を第２図（ａ）乃至（ｄ）に示す。
先ず、同図（ａ）のように、ＧａＡｓ基板１の上にシリ
コン酸化膜２を３０００人の厚さで形成し、その上にフ
ォトレジスト膜３を形成した後、更に所望のゲート長に
対応する開孔部３ａを設ける。
コン酸化膜２を３０００人の厚さで形成し、その上にフ
ォトレジスト膜３を形成した後、更に所望のゲート長に
対応する開孔部３ａを設ける。
この間孔部３ａの寸法は一般に０．５〜０．８μｍ程度
の微細な寸法が要求される。
の微細な寸法が要求される。
次に、同図（ｂ）のように、フォトレジスト３をマスク
にしてＣＦ４系のエッチングガスを用いたＲＩＥにより
シリコン酸化膜２を垂直にエッチングしゲート開孔部２
ａを形成ずる。
にしてＣＦ４系のエッチングガスを用いたＲＩＥにより
シリコン酸化膜２を垂直にエッチングしゲート開孔部２
ａを形成ずる。
次に、同図（Ｃ）のように、フオ１・レシス１・３を除
去した後に、全面にゲートメタル（例えば、ＷＳｉ）５
を約５０００人の厚さで被着する。この図からわかるよ
うにシリコン酸化膜上には３０００人のＷＳ．を形成で
きるがゲート開孔部２ａの底部には、その３０〜４０％
の厚みのゲートメタルしか形成されない。
去した後に、全面にゲートメタル（例えば、ＷＳｉ）５
を約５０００人の厚さで被着する。この図からわかるよ
うにシリコン酸化膜上には３０００人のＷＳ．を形成で
きるがゲート開孔部２ａの底部には、その３０〜４０％
の厚みのゲートメタルしか形成されない。
しかる後、同図（ｄ）のように、ゲートメタル５」二に
図外のフォトレジストを被覆し、これをマスクとしたＲ
ＩＥにより不要な領域のゲートメタルを除去し、ゲート
電極５Ｂを完成する。
図外のフォトレジストを被覆し、これをマスクとしたＲ
ＩＥにより不要な領域のゲートメタルを除去し、ゲート
電極５Ｂを完成する。
〔発明が解決しようとする課題］
上述した従来のＧａＡｓＭＥＳＦＥＴのゲート電極の形
成方法は、シリコン酸化膜２に形成したゲート開孔部２
ａをＲＩＥ法によりエッチング形成しているため、該ゲ
ート開孔部２ａの開孔壁が垂直な急峻形状となる。この
ため、該ゲート開孔部２ａの肩部でのゲートメタル５の
被覆性が悪《なり、肩部でのメタル段切れが生じるとい
う問題がある。
成方法は、シリコン酸化膜２に形成したゲート開孔部２
ａをＲＩＥ法によりエッチング形成しているため、該ゲ
ート開孔部２ａの開孔壁が垂直な急峻形状となる。この
ため、該ゲート開孔部２ａの肩部でのゲートメタル５の
被覆性が悪《なり、肩部でのメタル段切れが生じるとい
う問題がある。
また、ゲート開札部２ａの底部でのゲートメタル５の厚
さが部分的に薄くなり、ゲート抵抗Ｒｇが大きくなり、
ＧａＡｓＭＥＳＦＥＴの高周波特性を劣化させるという
問題もある。
さが部分的に薄くなり、ゲート抵抗Ｒｇが大きくなり、
ＧａＡｓＭＥＳＦＥＴの高周波特性を劣化させるという
問題もある。
本発明は上述した問題を解消したゲーＩ一電極の製造方
法を提供することを目的とする。
法を提供することを目的とする。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、ＧａＡｓ基板上に絶
縁膜を形成し、かつこの絶縁膜をフメｌ・レジストパタ
ーンをマスクに選択エッチングしてゲート電極形成箇所
にゲート開孔部を開設する工程と、前記フォトレジス１
・を除去した後に再度新たなフォトレジストを被着し、
かつこのフォ１・レジストをＲＩＥ技術を用いて前記絶
縁膜のゲート開孔部の肩部が同時にエソチングされるま
でエッチングする工程と、前記フォ１〜レジストを除去
した後で前記絶縁膜上にゲーＩ・メタルを被着し、かつ
前記ゲート開孔部を含む領域を残してエッチング除去す
る工程を含んでいる。
縁膜を形成し、かつこの絶縁膜をフメｌ・レジストパタ
ーンをマスクに選択エッチングしてゲート電極形成箇所
にゲート開孔部を開設する工程と、前記フォトレジス１
・を除去した後に再度新たなフォトレジストを被着し、
かつこのフォ１・レジストをＲＩＥ技術を用いて前記絶
縁膜のゲート開孔部の肩部が同時にエソチングされるま
でエッチングする工程と、前記フォ１〜レジストを除去
した後で前記絶縁膜上にゲーＩ・メタルを被着し、かつ
前記ゲート開孔部を含む領域を残してエッチング除去す
る工程を含んでいる。
（作用］
上述した製造方法では、絶縁膜に開設したゲート開孔部
の肩部をフォトレシストと共にエンチングすることで、
該ゲート開孔部の段差を緩和し、ゲートメタルのカバレ
ンジを改善してその段切れを防止し、かつ必要な膜厚を
得ることが可能となる。
の肩部をフォトレシストと共にエンチングすることで、
該ゲート開孔部の段差を緩和し、ゲートメタルのカバレ
ンジを改善してその段切れを防止し、かつ必要な膜厚を
得ることが可能となる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｇ）は本発明の一実施例を製造工程
順に示す縦断面図である。
順に示す縦断面図である。
先ず、同図（ａ）のように、ＧａＡｓ基板１上にシリコ
ン酸化膜２を３０００人の厚さで形成し、その上にフォ
トレジスト膜３を形成する。そして、このフォトレジス
ト膜３を露光，現像処理し、ゲート電極形成箇所に開孔
部３ａを形成する。
ン酸化膜２を３０００人の厚さで形成し、その上にフォ
トレジスト膜３を形成する。そして、このフォトレジス
ト膜３を露光，現像処理し、ゲート電極形成箇所に開孔
部３ａを形成する。
次いで、同図（ｂ）のように、前記フォトレジスト膜３
をマスクにしてシリコン酸化膜２を選択エッチングし、
ゲート開孔部２ａを開設する。その後、フォトレジスト
膜３は除去する。
をマスクにしてシリコン酸化膜２を選択エッチングし、
ゲート開孔部２ａを開設する。その後、フォトレジスト
膜３は除去する。
次に、同図（ｃ）のように、ゲート開札部２ａを含むシ
リコン酸化膜２の上面にフォトレジ・スト膜４を塗布す
る。このとき、フォトレジストに粘性が比較的に低いも
のを使用すると、図示のようにゲート開孔部２ａの肩部
は十分に被覆すること？できず、他の領域の２０〜３０
％のカハレッジ性しか得られない。
リコン酸化膜２の上面にフォトレジ・スト膜４を塗布す
る。このとき、フォトレジストに粘性が比較的に低いも
のを使用すると、図示のようにゲート開孔部２ａの肩部
は十分に被覆すること？できず、他の領域の２０〜３０
％のカハレッジ性しか得られない。
この状態でＣＦ４＋０■系のガスをエッチングガスとし
て用いたＲｒＨによるドライエッチングを施すと、フォ
トレジスト膜４のエッチングの進行に伴って、ゲート開
孔部２ａの肩部ではシリコン酸化膜２が同時にエッチン
グされ、同図（ｄ）のように、ゲート開孔部２ａの肩部
がテーバー状とされる。
て用いたＲｒＨによるドライエッチングを施すと、フォ
トレジスト膜４のエッチングの進行に伴って、ゲート開
孔部２ａの肩部ではシリコン酸化膜２が同時にエッチン
グされ、同図（ｄ）のように、ゲート開孔部２ａの肩部
がテーバー状とされる。
その後、フォトレジスト膜４を除去すれば、シリコン酸
化膜２のゲート開孔部２ａは同図（ｅ）の状態になる。
化膜２のゲート開孔部２ａは同図（ｅ）の状態になる。
次に、同図（ｆ）のように、ゲート開孔部２ａを含むシ
リコン酸化膜２の上面にゲートメタル（例えば、ＷＳｉ
）５を被着する。この状態では、ゲート開孔部２ａに
形成されたテーパーによりゲート開孔部２ａの内壁の角
度が緩和され、ゲー１・開孔部２ａの底部にも目標の被
着膜厚の約８０〜９０％の厚さのゲートメタル５が形成
される。ゲー１・開孔部２ａの肩部のカハレージ性は略
１００％になしかる上で、同図（ｇ）のように、ゲート
メタル５上に図外のフォトレジスト膜を形成し、これを
パターン形成した後、ＲＩＥを用いて不要な領域のゲー
トメタルを除去することで、ゲート電極５Ａが完成され
る。
リコン酸化膜２の上面にゲートメタル（例えば、ＷＳｉ
）５を被着する。この状態では、ゲート開孔部２ａに
形成されたテーパーによりゲート開孔部２ａの内壁の角
度が緩和され、ゲー１・開孔部２ａの底部にも目標の被
着膜厚の約８０〜９０％の厚さのゲートメタル５が形成
される。ゲー１・開孔部２ａの肩部のカハレージ性は略
１００％になしかる上で、同図（ｇ）のように、ゲート
メタル５上に図外のフォトレジスト膜を形成し、これを
パターン形成した後、ＲＩＥを用いて不要な領域のゲー
トメタルを除去することで、ゲート電極５Ａが完成され
る。
したがって、このように形成されるゲート電極は、シリ
コン酸化膜２のゲート開孔部２ａの段差が緩和されるこ
とにより、ゲートメタルにおける段切れ等が生じること
はない。また、ゲート電極５Ａに充分な厚さを得ること
ができ、ゲート抵抗の増大を防止してＧａＡｓＭＥＳＦ
ＥＴの高周波特性が改善できる。
コン酸化膜２のゲート開孔部２ａの段差が緩和されるこ
とにより、ゲートメタルにおける段切れ等が生じること
はない。また、ゲート電極５Ａに充分な厚さを得ること
ができ、ゲート抵抗の増大を防止してＧａＡｓＭＥＳＦ
ＥＴの高周波特性が改善できる。
なお、シリコン酸化膜はシリコン窒化膜に代えてもよく
、或いはゲートメタルにはＡｊ２，ＴｉＰｔ−Ａｕ等の
他のショットキメタルを用いてもよい。
、或いはゲートメタルにはＡｊ２，ＴｉＰｔ−Ａｕ等の
他のショットキメタルを用いてもよい。
以上説明したように本発明は、絶縁膜に開設したゲート
開孔部の肩部をフォトレジストと共にエンチングするこ
とで、ゲート開札部の段差を緩和することができる。こ
のため、ゲート開孔部上に被着するゲートメタルのカハ
レッジを改善してその段切れを防止し、かつゲート開孔
部底部のゲートメタル膜厚を厚くしてゲート抵抗を小さ
し、信頼性が高くかつ高周波特性の良好なＧ ａ Ａ
ｓ Ｍ ＥＳＦＥＴを製造できる効果がある。
開孔部の肩部をフォトレジストと共にエンチングするこ
とで、ゲート開札部の段差を緩和することができる。こ
のため、ゲート開孔部上に被着するゲートメタルのカハ
レッジを改善してその段切れを防止し、かつゲート開孔
部底部のゲートメタル膜厚を厚くしてゲート抵抗を小さ
し、信頼性が高くかつ高周波特性の良好なＧ ａ Ａ
ｓ Ｍ ＥＳＦＥＴを製造できる効果がある。
第１図（ａ）乃至（ｇ）は本発明の一実施例を製造工程
順に示す縦断面図、第２図（ａ）乃至（ｄ）は従来の製
造方法を工程順に示す縦断面回である。 １・・・ＧａＡｓ基板、２・・・シリコン酸化膜、２ａ
・・・ゲート開孔部、３・・・フォ１・レジスト、３ａ
・・・開孔部、４・・・フォトレジスト、５・・・ゲー
トメタル、５Ａ ５Ｂ・・・ゲート電極。
順に示す縦断面図、第２図（ａ）乃至（ｄ）は従来の製
造方法を工程順に示す縦断面回である。 １・・・ＧａＡｓ基板、２・・・シリコン酸化膜、２ａ
・・・ゲート開孔部、３・・・フォ１・レジスト、３ａ
・・・開孔部、４・・・フォトレジスト、５・・・ゲー
トメタル、５Ａ ５Ｂ・・・ゲート電極。
Claims (1)
- １、ＧａＡｓ基板上に絶縁膜を形成し、かつこの絶縁膜
をフォトレジストパターンをマスクに選択エッチングし
てゲート電極形成箇所にゲート開孔部を開設する工程と
、前記フォトレジストを除去した後に再度新たなフォト
レジストを被着し、かつこのフォトレジストをＲＩＥ技
術を用いて前記絶縁膜のゲート開孔部の肩部が同時にエ
ッチングされるまでエッチングする工程と、前記フォト
レジストを除去した後で前記絶縁膜上にゲートメタルを
被着し、かつ前記ゲート開孔部を含む領域を残してエッ
チング除去する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5901389A JPH02238636A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5901389A JPH02238636A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238636A true JPH02238636A (ja) | 1990-09-20 |
Family
ID=13100985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5901389A Pending JPH02238636A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0583678A2 (de) * | 1992-08-14 | 1994-02-23 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung einer reliefartigen Oberflächenstruktur und Anwendungen des Verfahrens |
| US6235626B1 (en) | 1997-11-28 | 2001-05-22 | Nec Corporation | Method of forming a gate electrode using an insulating film with an opening pattern |
-
1989
- 1989-03-10 JP JP5901389A patent/JPH02238636A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0583678A2 (de) * | 1992-08-14 | 1994-02-23 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung einer reliefartigen Oberflächenstruktur und Anwendungen des Verfahrens |
| EP0583678A3 (en) * | 1992-08-14 | 1994-09-21 | Siemens Ag | Process to create surface pattern and applications thereof |
| US6235626B1 (en) | 1997-11-28 | 2001-05-22 | Nec Corporation | Method of forming a gate electrode using an insulating film with an opening pattern |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080124852A1 (en) | Method of forming T- or gamma-shaped electrode | |
| JP3621221B2 (ja) | 半導体装置の製造方法 | |
| US7915106B2 (en) | Method of fabricating T-gate | |
| JPH0661266A (ja) | 半導体装置とその製造方法 | |
| US5856232A (en) | Method for fabricating T-shaped electrode and metal layer having low resistance | |
| JPH02238636A (ja) | 半導体装置の製造方法 | |
| JP2518402B2 (ja) | 半導体装置の製造方法 | |
| JP2643812B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JPS63273363A (ja) | 半導体装置の製造方法 | |
| JPH06333955A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JPH02213144A (ja) | 半導体装置の製造方法 | |
| JPS6390171A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6025277A (ja) | 半導体装置の製造方法 | |
| JPH0358433A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6196735A (ja) | 導体パタ−ン形成方法 | |
| JPS6068662A (ja) | 半導体装置およびその製造方法 | |
| JPH05206169A (ja) | 半導体装置の製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| KR20000074002A (ko) | 티형 게이트 제조방법 | |
| JPH11233527A (ja) | 半導体装置及びその製造方法 | |
| JPS5994457A (ja) | 半導体装置 | |
| JPH07235644A (ja) | 半導体装置の製造方法 | |
| JPH0831844A (ja) | 半導体装置の製造方法 |