JPS6196735A - 導体パタ−ン形成方法 - Google Patents
導体パタ−ン形成方法Info
- Publication number
- JPS6196735A JPS6196735A JP21631784A JP21631784A JPS6196735A JP S6196735 A JPS6196735 A JP S6196735A JP 21631784 A JP21631784 A JP 21631784A JP 21631784 A JP21631784 A JP 21631784A JP S6196735 A JPS6196735 A JP S6196735A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- pattern
- electrode pattern
- patterned
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 38
- 230000000873 masking effect Effects 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 230000007261 regionalization Effects 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 21
- 239000004065 semiconductor Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の導体パターン、例えばＭＯＳ Ｆ
ＥＴなどのゲート電極パターンの形成方法に関するもの
である。
ＥＴなどのゲート電極パターンの形成方法に関するもの
である。
従来の半導体基体への電極パターン形成工程の一例を第
２図を用いて説明する。
２図を用いて説明する。
第１工程 半導体基板１上に電極パターン用の金属Ｎ２
を形成する（第２図＆） 第２工程 金属層２の電極パターン形成予定域２ａにフ
ォトレジスト３を形成する。（第２図ｂ＞第３工程 こ
のフォトレジスト３をマスクとして反応性イオンエツチ
ング法により、マスクで覆われていない部分の金属層２
をエツチング除去する。（第２図Ｃ） 第４工程 フォトレジスト３を剥離剤により除去する。
を形成する（第２図＆） 第２工程 金属層２の電極パターン形成予定域２ａにフ
ォトレジスト３を形成する。（第２図ｂ＞第３工程 こ
のフォトレジスト３をマスクとして反応性イオンエツチ
ング法により、マスクで覆われていない部分の金属層２
をエツチング除去する。（第２図Ｃ） 第４工程 フォトレジスト３を剥離剤により除去する。
（第２図ｄ）
以上の工程によシ半導体基体ｌ上に金属層の電極パ２ａ
が形成される。
が形成される。
従来のこのような方法によるとフォトレジストをエツチ
ングマスクとして用いていたために以下に述べるような
問題点がめった。
ングマスクとして用いていたために以下に述べるような
問題点がめった。
１、第３図（ａ）に示すようにフォトレジスト３が反応
性イオンエツチングに対して耐性があまりないため、フ
ォトレジスト３を厚くする必要があった。
性イオンエツチングに対して耐性があまりないため、フ
ォトレジスト３を厚くする必要があった。
そしてフォトレジスト３が厚くなるに従かいパターン変
換差が大きくなり、例えばフォトレジスト３のパターン
幅ｌが０．５μｍ程就であっても、金属層の電極パター
ン２ａのすそが広がり半導体基板１との接合部分ではパ
ターン幅ｍ＝１μｍ程度になってしまうこと、がある。
換差が大きくなり、例えばフォトレジスト３のパターン
幅ｌが０．５μｍ程就であっても、金属層の電極パター
ン２ａのすそが広がり半導体基板１との接合部分ではパ
ターン幅ｍ＝１μｍ程度になってしまうこと、がある。
また膜厚の厚い金Ｎ層の電極パターンを形成する場合は
、エツチング時間が長くなり電極パターンが形成される
前にフォトレジストがエツチング除去されてしまうため
そのパターン形成グが困難である。
、エツチング時間が長くなり電極パターンが形成される
前にフォトレジストがエツチング除去されてしまうため
そのパターン形成グが困難である。
、 ２．第３図（ｂ） ｌ□； （ｃ）に示す
ように、フォトレジスト３の矢印方向のサイドエツチン
グ（フォトレジスト３の側面部がエツチングされてしま
う）が生じるために金属層の電極パターン２ａの側面ま
でエツチングが進み、縦断面が台形（第３図（ｂ））な
いし半円形状（第３図（Ｃ））となってしまう。そして
エツチングされる前の長方形形状の電極パターンに比べ
、このようにサイドエツチングさ几た電極パターンは高
抵抗化してしまう。そしてこの高抵抗化は、ノイズ発生
をひき起し高周波特性悪化の原因となる。
ように、フォトレジスト３の矢印方向のサイドエツチン
グ（フォトレジスト３の側面部がエツチングされてしま
う）が生じるために金属層の電極パターン２ａの側面ま
でエツチングが進み、縦断面が台形（第３図（ｂ））な
いし半円形状（第３図（Ｃ））となってしまう。そして
エツチングされる前の長方形形状の電極パターンに比べ
、このようにサイドエツチングさ几た電極パターンは高
抵抗化してしまう。そしてこの高抵抗化は、ノイズ発生
をひき起し高周波特性悪化の原因となる。
３、また第３図（ｄ）に示すように、電極パターン２ａ
を形成した後、その側面にマスク膜５を形成しくサイド
ウオール方式）、このマスク膜５および電極パターン２
ａをマスクとして半導体基体１へ矢印６の如くイオン注
入する工程（セルファライン方式）を半導体装置製造上
必要とする場合があるが、上述したように電極パターン
の横断面が台形や半円形状に形成されているとこのよう
なセルファラインによる正確なイオン注入を行なうこと
ができない。
を形成した後、その側面にマスク膜５を形成しくサイド
ウオール方式）、このマスク膜５および電極パターン２
ａをマスクとして半導体基体１へ矢印６の如くイオン注
入する工程（セルファライン方式）を半導体装置製造上
必要とする場合があるが、上述したように電極パターン
の横断面が台形や半円形状に形成されているとこのよう
なセルファラインによる正確なイオン注入を行なうこと
ができない。
４、また第３図（ｅ）に示すように、例えば０．５μｍ
以下の微細なフォトレジストハターンは、その現像工程
時に現像液に溶除されることかろりそのパターン形成は
困難であり、また仮にパターン形成されてもこれをマス
クとして金属の電極パターンを形成するエツチング工程
において、フォトレジストは耐エツチング性がさほどな
いため剥離し°てしまうこともある。そのため、フォト
レジストをマスクとして、微細な金属の電極パターンを
形成するのは非常に困難である。
以下の微細なフォトレジストハターンは、その現像工程
時に現像液に溶除されることかろりそのパターン形成は
困難であり、また仮にパターン形成されてもこれをマス
クとして金属の電極パターンを形成するエツチング工程
において、フォトレジストは耐エツチング性がさほどな
いため剥離し°てしまうこともある。そのため、フォト
レジストをマスクとして、微細な金属の電極パターンを
形成するのは非常に困難である。
本発明は上記のような従来の問題点を解決し、エツチン
グマスクとエツチング後の導体パターンとのパターン変
換差が小さく微細なパターンをも形成できる導体パター
ン形成法を提供することを目的とする。
グマスクとエツチング後の導体パターンとのパターン変
換差が小さく微細なパターンをも形成できる導体パター
ン形成法を提供することを目的とする。
本発明は上記目的を達成するための被パターンニング導
体層上にフォトレジストを塗布する工程と、この被パタ
ーンニング導体層のパターン形成予定域上の前記フォト
レジストを除去する工程と、この被パターンニング導体
層のパターン形成予定域および前記フォトレジスト上に
マスク用金属膜を形成する工程と、前記被パターンニン
グ導体層のパターン形成予定域以外に形成された前記マ
スク用金属膜を前記フォトレジストと共に除去する工程
と、前記パターン形成予定域に形成されたマスク用金属
膜をマスクとして異方性ドライエツチングを施して前記
被パターンニング導体層のパターンを形成する工程とを
具備することを特徴とする導体パターン形成方法である
。
体層上にフォトレジストを塗布する工程と、この被パタ
ーンニング導体層のパターン形成予定域上の前記フォト
レジストを除去する工程と、この被パターンニング導体
層のパターン形成予定域および前記フォトレジスト上に
マスク用金属膜を形成する工程と、前記被パターンニン
グ導体層のパターン形成予定域以外に形成された前記マ
スク用金属膜を前記フォトレジストと共に除去する工程
と、前記パターン形成予定域に形成されたマスク用金属
膜をマスクとして異方性ドライエツチングを施して前記
被パターンニング導体層のパターンを形成する工程とを
具備することを特徴とする導体パターン形成方法である
。
本発明の一実施例を第１図を用いて説明する。
本実施例においては、本発明方法をＱａＡｓ半導体基板
を用いたＭＫＳＦＥＴ （メタルセミコンダクタＦＥＴ
）の製造に適用した例を示す。
を用いたＭＫＳＦＥＴ （メタルセミコンダクタＦＥＴ
）の製造に適用した例を示す。
第１工程 第１図（ａ）に示すように、Ｐ型層の表面に
チャネル領域形成用のＮ−型層を有するＧａＡｓ半導体
基板１を用意し、そのＮ−形層上に、例えばＴｉＷより
なる膜厚５０００Ｘの被パターンニング尋体層２を被着
する。
チャネル領域形成用のＮ−型層を有するＧａＡｓ半導体
基板１を用意し、そのＮ−形層上に、例えばＴｉＷより
なる膜厚５０００Ｘの被パターンニング尋体層２を被着
する。
この被パターンニング導体層２は前記基板１との接触口
においてショットキー接合を形成する。
においてショットキー接合を形成する。
第２工程 第１図（ｂ）に示すように、被パターンニン
グ導体層２のゲート電極パターンとなる部分２ａを除く
表面にフォトレジスト膜３を形成する。
グ導体層２のゲート電極パターンとなる部分２ａを除く
表面にフォトレジスト膜３を形成する。
第３工程 第１図（ｃ）に示すように、前記部分２ａ及
びフォトレジスト３上へ例えばＴｉからなるマスク用金
属膜４を膜厚０．１μｍとなるように蒸着する。この場
合マスク用金属膜４は、フォトレジスト３の開口３ａ内
壁部分において厚さが薄くなる。
びフォトレジスト３上へ例えばＴｉからなるマスク用金
属膜４を膜厚０．１μｍとなるように蒸着する。この場
合マスク用金属膜４は、フォトレジスト３の開口３ａ内
壁部分において厚さが薄くなる。
第４工程 第１図（ｄ）に示すようにフォトレジスト３
をレジスト剥離剤により除去すると、このフォトレジス
ト３上のマスク用金属膜４も前記開孔３ａ内壁部分の薄
肉部分を境に除去される（す７トオフ）。そして被パタ
ーンニング導体層２のゲート電極パターンとなる部分２
ａ上にのみマスク用金属膜４ａが形成される。
をレジスト剥離剤により除去すると、このフォトレジス
ト３上のマスク用金属膜４も前記開孔３ａ内壁部分の薄
肉部分を境に除去される（す７トオフ）。そして被パタ
ーンニング導体層２のゲート電極パターンとなる部分２
ａ上にのみマスク用金属膜４ａが形成される。
第５工程 第１図（ｅ）に示すように、マスク用金属膜
４ａをマスクとして、異方性エツチングの一例であるＣ
Ｆ ４−）−０２ガスを用いた反応性イオンエツチング
を行ない被パター°ンニング導体層２の電極パターンと
なる部分２ａを除く部分をエツチング除去する。これに
よシミ極パターン（ゲート電極ン２ａが形成される。
４ａをマスクとして、異方性エツチングの一例であるＣ
Ｆ ４−）−０２ガスを用いた反応性イオンエツチング
を行ない被パター°ンニング導体層２の電極パターンと
なる部分２ａを除く部分をエツチング除去する。これに
よシミ極パターン（ゲート電極ン２ａが形成される。
第６エ程 第１図（ｆ）に示すように、必要に応じてマ
スク用金属膜４ａを除去する。
スク用金属膜４ａを除去する。
第７エ程 第１図（ｇ）Ｋ示すように、必要に応じ絶縁
物層によるサイドウオール５を電極パターン２ａの側面
に形成し、この電極パターン２ａおよびサイドウオール
５をマスクとしてＮ型不純物を半導体基板１に高濃度に
イオン注入し、？領域（ソース７ａ 、ドレイン７ｂ
）を形成する。
物層によるサイドウオール５を電極パターン２ａの側面
に形成し、この電極パターン２ａおよびサイドウオール
５をマスクとしてＮ型不純物を半導体基板１に高濃度に
イオン注入し、？領域（ソース７ａ 、ドレイン７ｂ
）を形成する。
以上述べたような実施例によると、ＣＦ４＋０２ガスに
よる反応性イオンエツチングではほとんどエツチング嘔
れない金属（Ｔｉ ）をエツチングマスクとして用いて
いるため、エツチングマスクの厚さを薄くでき、エツチ
ングマスクと金属電極パターンとのパターン変換差が小
さくなる。また従来はエツチングマスクとしてフォトレ
ジストを用いていたが、膜厚が厚く、かつ幅の狭いフォ
トレジストを形成するのは非常に困難なことでめり、そ
のため微細な電極パターンは形成が困難であったが、本
実施例では磁極パターン部以外の広い部分にフォトレジ
ストを形成する方式をとっているため、フォトレジスト
自体が安定しており、微細な電極パターンの形成が容易
となる。加えてエツチングマスクが金属膜（Ｔｉ）であ
り、ＣＦＡ＋０２ガスの反応性イオンエツチングに対し
て強い耐性かラシ幅を小さく１例えば０．５μｍ以下に
しそもエツチング中にはく離するといったことは無くな
る。このため、微細な電極パターンの形成が安全に行な
うことができる。まだエツチングマスクが金属膜（Ｔｉ
）であるためＣＦ４＋０２ガスの反応性イオンエツチ
ング法によってはエツチングマスクのサイドエツチング
がほとんどなく、そのため電極パターンの側面がサイド
エツチングされ縦断面が台形ないし半円形状になること
はほとんど無くなり、電極パターンが高抵抗化し高周波
特性が悪化するということはな く な る 。
よる反応性イオンエツチングではほとんどエツチング嘔
れない金属（Ｔｉ ）をエツチングマスクとして用いて
いるため、エツチングマスクの厚さを薄くでき、エツチ
ングマスクと金属電極パターンとのパターン変換差が小
さくなる。また従来はエツチングマスクとしてフォトレ
ジストを用いていたが、膜厚が厚く、かつ幅の狭いフォ
トレジストを形成するのは非常に困難なことでめり、そ
のため微細な電極パターンは形成が困難であったが、本
実施例では磁極パターン部以外の広い部分にフォトレジ
ストを形成する方式をとっているため、フォトレジスト
自体が安定しており、微細な電極パターンの形成が容易
となる。加えてエツチングマスクが金属膜（Ｔｉ）であ
り、ＣＦＡ＋０２ガスの反応性イオンエツチングに対し
て強い耐性かラシ幅を小さく１例えば０．５μｍ以下に
しそもエツチング中にはく離するといったことは無くな
る。このため、微細な電極パターンの形成が安全に行な
うことができる。まだエツチングマスクが金属膜（Ｔｉ
）であるためＣＦ４＋０２ガスの反応性イオンエツチ
ング法によってはエツチングマスクのサイドエツチング
がほとんどなく、そのため電極パターンの側面がサイド
エツチングされ縦断面が台形ないし半円形状になること
はほとんど無くなり、電極パターンが高抵抗化し高周波
特性が悪化するということはな く な る 。
加えて、この電極パターンの側面が半導体基板の１上面
に垂直に形成１れＰ）によね、前述したようなサイドウ
オールが形成でき、このサイドウオールと電極パターン
をマスクとして不純物の正確なイオン注入ができる。
に垂直に形成１れＰ）によね、前述したようなサイドウ
オールが形成でき、このサイドウオールと電極パターン
をマスクとして不純物の正確なイオン注入ができる。
そして、このような実施例による方法によって製造され
た半導体装置は１例えばｈｐＳＦＥＴ 、ｋＩＥＳＦＥ
Ｔ（Ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ
）などのゲート電極を微細化することによりチャネル長
を小ざくできるため入力容量および帰還容量が小さくな
り、ノイズが低減しかつ利得が大きくなるなど高周波特
性が向上する。
た半導体装置は１例えばｈｐＳＦＥＴ 、ｋＩＥＳＦＥ
Ｔ（Ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ
）などのゲート電極を微細化することによりチャネル長
を小ざくできるため入力容量および帰還容量が小さくな
り、ノイズが低減しかつ利得が大きくなるなど高周波特
性が向上する。
本発明は上記一実施例に限定されるものではなく例えば
第１４体層をＡｌとし第２金属膜を膜厚５ｏｏＸ〜１ｏ
ｏｏＸのＡｕのして塩素系のガスを含むガスによる反応
性イオンエツチングでも同様の効果が得られる。その他
反応性イオンエツチング法による選択比が大きい２種類
の金属を第１導体層および第２金属膜としても同様の効
果が得られる。
第１４体層をＡｌとし第２金属膜を膜厚５ｏｏＸ〜１ｏ
ｏｏＸのＡｕのして塩素系のガスを含むガスによる反応
性イオンエツチングでも同様の効果が得られる。その他
反応性イオンエツチング法による選択比が大きい２種類
の金属を第１導体層および第２金属膜としても同様の効
果が得られる。
また第１導体層は金属ではなく例えばポリシリコン等で
あってもよい。
あってもよい。
本発明によると、エツチングマスクと導体パターンとの
パターン変換差を小さくすることができ縦断面が長方形
状の導体パターンを形成でき、かつ電極パターンを微細
化できる（′電極パターンの幅を小さくできる）という
効果がある。
パターン変換差を小さくすることができ縦断面が長方形
状の導体パターンを形成でき、かつ電極パターンを微細
化できる（′電極パターンの幅を小さくできる）という
効果がある。
第１図は本発明の一実施例を示す工程断面図、第２図は
従来の電極パターン形成の工程を示す工程断面図、第３
図は従来の問題点を説明するだめの電極パターン形成断
面図である。 １・・・半導体基板 ２・・・被パターンニング導体層 ２ａ・・・導体パターン（電極パターン）３・・・フォ
トレジスト ４．４ａ・・・マスク用金属膜 第１図 （ｂ） ２北 （Ｃ） と ２北 第１図 （ｄ＋ （ｅ） 第２図 （ａ） （ｂ） （ｃｌ） 第３図 （ａ） ！ （ｂ） （Ｃ） 第３図 （ｄ） （ｅ）
従来の電極パターン形成の工程を示す工程断面図、第３
図は従来の問題点を説明するだめの電極パターン形成断
面図である。 １・・・半導体基板 ２・・・被パターンニング導体層 ２ａ・・・導体パターン（電極パターン）３・・・フォ
トレジスト ４．４ａ・・・マスク用金属膜 第１図 （ｂ） ２北 （Ｃ） と ２北 第１図 （ｄ＋ （ｅ） 第２図 （ａ） （ｂ） （ｃｌ） 第３図 （ａ） ！ （ｂ） （Ｃ） 第３図 （ｄ） （ｅ）
Claims (1)
- 【特許請求の範囲】 １、被パターンニング導体層上にフォトレジストを塗布
する工程と、この被パターンニング導体層のパターン形
成予定域上の前記フォトレジストを除去する工程と、こ
の被パターンニング導体層のパターン形成予定域および
前記フォトレジスト上にマスク用金属膜を形成する工程
と、前記被パターンニング導体層のパターン形成予定域
以外に形成された前記マスク用金属膜を前記フォトレジ
ストと共に除去する工程と、前記パターン形成予定域に
形成されたマスク用金属膜をマスクとして異方性ドライ
エッチングを施して前記被パターンニング導体層のパタ
ーンを形成する工程とを具備することを特徴とする導体
パターン形成方法。 ２、前記異方性ドライエッチングは反応性イオンエッチ
ングであることを特徴とする特許請求の範囲第１項記載
の導体パターン形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21631784A JPS6196735A (ja) | 1984-10-17 | 1984-10-17 | 導体パタ−ン形成方法 |
| US06/786,825 US4674174A (en) | 1984-10-17 | 1985-10-11 | Method for forming a conductor pattern using lift-off |
| DE8585113017T DE3578729D1 (de) | 1984-10-17 | 1985-10-14 | Verfahren zur bildung eines leitermusters. |
| EP85113017A EP0178619B1 (en) | 1984-10-17 | 1985-10-14 | A method for forming a conductor pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21631784A JPS6196735A (ja) | 1984-10-17 | 1984-10-17 | 導体パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196735A true JPS6196735A (ja) | 1986-05-15 |
Family
ID=16686631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21631784A Pending JPS6196735A (ja) | 1984-10-17 | 1984-10-17 | 導体パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10111466B2 (en) | 2013-05-02 | 2018-10-30 | Nicoventures Holdings Limited | Electronic cigarette |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165636A (en) * | 1979-06-12 | 1980-12-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1984
- 1984-10-17 JP JP21631784A patent/JPS6196735A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165636A (en) * | 1979-06-12 | 1980-12-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10111466B2 (en) | 2013-05-02 | 2018-10-30 | Nicoventures Holdings Limited | Electronic cigarette |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5264382A (en) | Method of producing semiconductor device using dummy gate structure | |
| US4674174A (en) | Method for forming a conductor pattern using lift-off | |
| US4975382A (en) | Method of making a self-aligned field-effect transistor by the use of a dummy-gate | |
| JPH03151645A (ja) | 化合物半導体装置の製造方法 | |
| JPH0738442B2 (ja) | 半導体装置の製法 | |
| JPH0787195B2 (ja) | ショットキゲート電界効果トランジスタの製造方法 | |
| US5773333A (en) | Method for manufacturing self-aligned T-type gate | |
| JPS6196735A (ja) | 導体パタ−ン形成方法 | |
| JP2518402B2 (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JP2841484B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS58184764A (ja) | 集積回路装置 | |
| JPH05259182A (ja) | 自己整列した接点窓 | |
| JPS61240684A (ja) | シヨツトキ−型電界効果トランジスタ及びその製造方法 | |
| JPS5935479A (ja) | 半導体装置の製造方法 | |
| JPH0529613A (ja) | 量子細線素子の製造方法 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JPH03201529A (ja) | 半導体装置の製造方法 | |
| JPS59114826A (ja) | 半導体装置の製造方法 | |
| JPS60160671A (ja) | 半導体装置の製造方法 | |
| JPH02238636A (ja) | 半導体装置の製造方法 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JPS5961180A (ja) | 半導体装置の製造方法 | |
| JPS6279677A (ja) | 半導体装置の製造方法 | |
| JPS60234375A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 |