JPH0529613A - 量子細線素子の製造方法 - Google Patents
量子細線素子の製造方法Info
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Abstract
(57)【要約】
【目的】 量子細線素子において、リソグラフィー技術
を用いずに、微細な幅を有するゲート電極の形成手段を
提供する。 【構成】 断面三角状の凸部２が形成されたシリコン基
板１上に、ゲート絶縁膜４、導電型の多結晶シリコン膜
６、チタン膜７０を順次形成した後、レジストエッチバ
ック法により、稜線部２０を露出させ、表面のチタン膜
を除去する。レジスト８除去後、６００℃以上の熱処理
によるシリサイド化反応によりチタンシリサイド膜９を
形成、次いでフッ酸により、チタンシリシド膜９を除去
する。次に稜線部２０上に多結晶シリコン膜６０が残
り、ゲート電極とする。
を用いずに、微細な幅を有するゲート電極の形成手段を
提供する。 【構成】 断面三角状の凸部２が形成されたシリコン基
板１上に、ゲート絶縁膜４、導電型の多結晶シリコン膜
６、チタン膜７０を順次形成した後、レジストエッチバ
ック法により、稜線部２０を露出させ、表面のチタン膜
を除去する。レジスト８除去後、６００℃以上の熱処理
によるシリサイド化反応によりチタンシリサイド膜９を
形成、次いでフッ酸により、チタンシリシド膜９を除去
する。次に稜線部２０上に多結晶シリコン膜６０が残
り、ゲート電極とする。
Description
【０００１】
【産業上の利用分野】本発明は量子細線素子の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化・高集積化の
趨勢は衰えを見せず、サブミクロンオーダーの寸法から
なる素子が開発されつつある。しかし、素子寸法が０．
１μｍ以下の領域では、伝導電子の量子力学的振舞いが
顕緒に現れ、もはや従来と同じ方法では十分に制御しき
れなくなることが予想され、新たな素子構造の開発が必
要とされる。一方、逆に電子の量子力学的振舞いを積極
的に利用すれば、従来素子に比べ高速・多機能性を有し
た素子が実現可能であるとして、量子化機能素子が提案
され研究開発が進められている。量子細線素子は、この
ような量子化機能素子の１形態であり、電子の伝導チャ
ネル幅を電子の波長程度（０．１μｍ以下）の細線とす
ると、（イ）細線内の電子の弾性散乱が抑制され、極め
て高い電子移動度が得られる。（ロ）電子の進行方向が
１つに限られるため電子波は単一モードとなる上、平均
自由工程が長くなることによることに起因して位相干渉
長が長くなり、干渉効果が増大する。という利点が得ら
れ、新しい動作原理のデバイスとなることが期待され
る。（新機能素子研究開発協会の報告書 「量子化機能
素子に関する研究報告書」（平成元年６月）参照）。
趨勢は衰えを見せず、サブミクロンオーダーの寸法から
なる素子が開発されつつある。しかし、素子寸法が０．
１μｍ以下の領域では、伝導電子の量子力学的振舞いが
顕緒に現れ、もはや従来と同じ方法では十分に制御しき
れなくなることが予想され、新たな素子構造の開発が必
要とされる。一方、逆に電子の量子力学的振舞いを積極
的に利用すれば、従来素子に比べ高速・多機能性を有し
た素子が実現可能であるとして、量子化機能素子が提案
され研究開発が進められている。量子細線素子は、この
ような量子化機能素子の１形態であり、電子の伝導チャ
ネル幅を電子の波長程度（０．１μｍ以下）の細線とす
ると、（イ）細線内の電子の弾性散乱が抑制され、極め
て高い電子移動度が得られる。（ロ）電子の進行方向が
１つに限られるため電子波は単一モードとなる上、平均
自由工程が長くなることによることに起因して位相干渉
長が長くなり、干渉効果が増大する。という利点が得ら
れ、新しい動作原理のデバイスとなることが期待され
る。（新機能素子研究開発協会の報告書 「量子化機能
素子に関する研究報告書」（平成元年６月）参照）。
【０００３】図４は従来の量子細線素子の斜視断面図を
示すものである。図４において、２はＰ型シリコン基板
１の上部に細長く形成された断面三角状の凸部で、この
凸部２には、稜線方向に沿ってキャリアを移動するトラ
ンジスタ３が設けられている。トランジスタ３には、凸
部２の稜線部２０を覆う形でソース電極３１、ドレイン
電極３２、さらにゲート絶縁膜ゲート電極３３が形成さ
れている。このような構成により、ゲート電極３３へ正
の電圧を印加することにより、凸部２の稜線部２０内に
反転層を形成し電子を発生させ、ソース電極３１とドレ
イン電極３２の間の電圧印加による電界により電子が移
動できる状態となる。この場合、電子を幅の極めて狭い
稜線部２０に閉じ込ることにより１次元電子とせしめ、
前記した理由により、高移動度を得ようとしたものであ
る。（例えば特開平２ー１７４２６８号公報）図５に上
記した従来の量子細線素子の製造方法を示す。Ｐ型シリ
コン基板１上に断面三角状の凸部２を形成後は、通常の
トランジスタ形成方法に従う。即ち、断面三角状の凸部
２の表面を熱酸化し、ゲート絶縁膜４をＳｉＯ2により
形成した後、多結晶シリコン膜６の堆積、不純物のドー
ピング及び活性化の熱処理を順次行った後、フォトリソ
グラフィー法により、ゲート電極パターンとしてレジス
ト８０を凸部２上に残し、次いで、ドライエッチングに
よりゲート電極３３を形成する。この場合、ゲート電圧
印加によって形成される反転層の大きさはゲート幅Ａよ
って決まる為、反転層に発生した電子を１次元電子とせ
しめる為には、ゲート幅Ａが小さい程望ましく、大きく
とも０．１μｍ程度に抑える必要がある。ゲート電極３
３形成後は、通常の方法により、図４に示すごとく、ソ
ース電極３１、ドレイン電極３２を形成し、トランジス
タ３と成す。
示すものである。図４において、２はＰ型シリコン基板
１の上部に細長く形成された断面三角状の凸部で、この
凸部２には、稜線方向に沿ってキャリアを移動するトラ
ンジスタ３が設けられている。トランジスタ３には、凸
部２の稜線部２０を覆う形でソース電極３１、ドレイン
電極３２、さらにゲート絶縁膜ゲート電極３３が形成さ
れている。このような構成により、ゲート電極３３へ正
の電圧を印加することにより、凸部２の稜線部２０内に
反転層を形成し電子を発生させ、ソース電極３１とドレ
イン電極３２の間の電圧印加による電界により電子が移
動できる状態となる。この場合、電子を幅の極めて狭い
稜線部２０に閉じ込ることにより１次元電子とせしめ、
前記した理由により、高移動度を得ようとしたものであ
る。（例えば特開平２ー１７４２６８号公報）図５に上
記した従来の量子細線素子の製造方法を示す。Ｐ型シリ
コン基板１上に断面三角状の凸部２を形成後は、通常の
トランジスタ形成方法に従う。即ち、断面三角状の凸部
２の表面を熱酸化し、ゲート絶縁膜４をＳｉＯ2により
形成した後、多結晶シリコン膜６の堆積、不純物のドー
ピング及び活性化の熱処理を順次行った後、フォトリソ
グラフィー法により、ゲート電極パターンとしてレジス
ト８０を凸部２上に残し、次いで、ドライエッチングに
よりゲート電極３３を形成する。この場合、ゲート電圧
印加によって形成される反転層の大きさはゲート幅Ａよ
って決まる為、反転層に発生した電子を１次元電子とせ
しめる為には、ゲート幅Ａが小さい程望ましく、大きく
とも０．１μｍ程度に抑える必要がある。ゲート電極３
３形成後は、通常の方法により、図４に示すごとく、ソ
ース電極３１、ドレイン電極３２を形成し、トランジス
タ３と成す。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな製造方法では、ゲート電極３３を稜線上に形成する
に際し、フォトリソグラフィー技術を用いて行うので、
ゲート幅はフォトリソグラフィー技術の描画精度によっ
て決まるが、荷電粒子等を用いた現状のリソグラフィー
技術では、実用的に０．２〜０．１μｍ程度の加工が限
界で、さらに微細なパターンを形成しようとすると、統
計的なゆらぎにより、パターンの直線性が失われる。さ
らに、フォトマスクの重ね合わせ精度は、現状０．１５
μｍ程度が限界である為、０．１μｍ程度のゲート幅を
有するゲート電極を正確に稜線部２０上へ形成するのは
極めて困難である。
うな製造方法では、ゲート電極３３を稜線上に形成する
に際し、フォトリソグラフィー技術を用いて行うので、
ゲート幅はフォトリソグラフィー技術の描画精度によっ
て決まるが、荷電粒子等を用いた現状のリソグラフィー
技術では、実用的に０．２〜０．１μｍ程度の加工が限
界で、さらに微細なパターンを形成しようとすると、統
計的なゆらぎにより、パターンの直線性が失われる。さ
らに、フォトマスクの重ね合わせ精度は、現状０．１５
μｍ程度が限界である為、０．１μｍ程度のゲート幅を
有するゲート電極を正確に稜線部２０上へ形成するのは
極めて困難である。
【０００５】本発明は上記問題点に鑑み、リソグラフィ
ー技術を用いずに、微細なゲート幅を有するゲート電極
を正確に稜線部２０上へ形成することを目的とした量子
細線素子の製造方法を提供するものである。
ー技術を用いずに、微細なゲート幅を有するゲート電極
を正確に稜線部２０上へ形成することを目的とした量子
細線素子の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の量子細線素子の製造方法は、断面三角状に
形成した半導体基板の表面に、絶縁膜、導電型の多結晶
シリコン膜、金属膜を順次積層させる第１の工程と、レ
ジストの塗布及びエッチバックを行ない断面三角状の凸
部の稜線部のみを表面に露出させる第２の工程と、第２
の工程において露出した前記金属膜を除去し、さらに前
記レジストを除去した後、熱処理を行い、前記金属膜と
前記多結晶シリコン膜との化学反応よりなる金属シリサ
イド膜を形成する第３の工程と、前記金属シリサイド膜
を選択的に除去し、前記稜線部にのみ前記導電型の多結
晶シリコン膜を残し、ゲート電極とする第４の工程とい
う構成を備えたものである。
めに本発明の量子細線素子の製造方法は、断面三角状に
形成した半導体基板の表面に、絶縁膜、導電型の多結晶
シリコン膜、金属膜を順次積層させる第１の工程と、レ
ジストの塗布及びエッチバックを行ない断面三角状の凸
部の稜線部のみを表面に露出させる第２の工程と、第２
の工程において露出した前記金属膜を除去し、さらに前
記レジストを除去した後、熱処理を行い、前記金属膜と
前記多結晶シリコン膜との化学反応よりなる金属シリサ
イド膜を形成する第３の工程と、前記金属シリサイド膜
を選択的に除去し、前記稜線部にのみ前記導電型の多結
晶シリコン膜を残し、ゲート電極とする第４の工程とい
う構成を備えたものである。
【０００７】また、断面三角状に形成した半導体基板の
表面に絶縁膜を形成した後、レジストの塗布及びエッチ
バックを行い断面三角状の凸部の稜線部を前記レジスト
表面上に露出させる第１の工程と、金属膜を堆積する第
２の工程と、前記レジスト及びレジスト上に位置する前
記金属膜を同時に除去し、前記稜線部にのみ前記金属膜
を残し、ゲート電極とする第３の工程という構成を備え
たものである。
表面に絶縁膜を形成した後、レジストの塗布及びエッチ
バックを行い断面三角状の凸部の稜線部を前記レジスト
表面上に露出させる第１の工程と、金属膜を堆積する第
２の工程と、前記レジスト及びレジスト上に位置する前
記金属膜を同時に除去し、前記稜線部にのみ前記金属膜
を残し、ゲート電極とする第３の工程という構成を備え
たものである。
【０００８】
【作用】本発明は上記した構成によって、リソグラフィ
ー技術を用いず、レジストのエッチバック量を制御する
ことのみにより、１つは、多結晶シリコン膜のシリサイ
ド化反応、他の１つはリフトオフ法を利用することによ
り、自己整合的に断面三角状の稜線部に、０．１μｍ程
度のゲート幅を有するゲート電極を正確に形成すること
が可能となる。
ー技術を用いず、レジストのエッチバック量を制御する
ことのみにより、１つは、多結晶シリコン膜のシリサイ
ド化反応、他の１つはリフトオフ法を利用することによ
り、自己整合的に断面三角状の稜線部に、０．１μｍ程
度のゲート幅を有するゲート電極を正確に形成すること
が可能となる。
【０００９】
【実施例】以下本発明の一実施例の量子細線素子の製造
方法について、図面を参照しながら説明する。
方法について、図面を参照しながら説明する。
【００１０】図１及び図２は本発明の第１の実施例にお
ける量子細線素子の製造方法の工程断面図を示すもので
ある。
ける量子細線素子の製造方法の工程断面図を示すもので
ある。
【００１１】（１００）面を表面とするシリコン基板１
００上に、シリコン酸化膜を０．１μｍ程度形成した
後、フォトリソグラフィー法及びドライエッチング法に
より幅０．３μｍ程度のシリコン酸化膜パターン５を形
成する（図１（ａ））。次にシリコンの結晶異方性エッ
チングを行う。エッチング液にはアルカリ系の水酸化カ
リウム水溶液（ＫＯＨ）やヒドラジン，またはエチレン
ジアミンーピロカテコールー水（ＥＰＷ）などを用い
る。これらの液では結晶の（１１１）面のエッチング速
度が極めて小さく、エッチングの律速面となる。その
為、シリコン酸化膜パターン５をマスクとしてまず（１
００）面のエッチングが進み，最終的には、側面が（１
１１）面とするＶ字型の溝が形成される。従って、シリ
コン酸化膜５の下には、（１１１）面を側面とする断面
三角状の凸部２が形成される（図１（ｂ））。次に、シ
リコン酸化膜パターン５を除去し、断面三角状の凸部２
を露出させる（図１（ｃ））。
００上に、シリコン酸化膜を０．１μｍ程度形成した
後、フォトリソグラフィー法及びドライエッチング法に
より幅０．３μｍ程度のシリコン酸化膜パターン５を形
成する（図１（ａ））。次にシリコンの結晶異方性エッ
チングを行う。エッチング液にはアルカリ系の水酸化カ
リウム水溶液（ＫＯＨ）やヒドラジン，またはエチレン
ジアミンーピロカテコールー水（ＥＰＷ）などを用い
る。これらの液では結晶の（１１１）面のエッチング速
度が極めて小さく、エッチングの律速面となる。その
為、シリコン酸化膜パターン５をマスクとしてまず（１
００）面のエッチングが進み，最終的には、側面が（１
１１）面とするＶ字型の溝が形成される。従って、シリ
コン酸化膜５の下には、（１１１）面を側面とする断面
三角状の凸部２が形成される（図１（ｂ））。次に、シ
リコン酸化膜パターン５を除去し、断面三角状の凸部２
を露出させる（図１（ｃ））。
【００１２】以上のようにして断面三角状の凸部２が形
成されたシリコン基板１の表面を０．０１μｍ〜０．０
３μｍ程度の膜厚で熱酸化を行い、ゲート絶縁膜４とし
た後、多結晶シリコン膜を減圧化学気相成長法により堆
積、ＰＯＣｌ3による拡散またはリン（Ｐ）のイオン注
入等により不純物をドーピングし、導電型の多結晶シリ
コン膜６とする。さらに、スパッタリング法によりチタ
ン（Ｔｉ）膜７を堆積させる。このように、凸部２上に
多層膜を形成した後、レジストの塗布及びエッチバック
を行い、凸部２の稜線部２０のみ露出させ、他の領域
は、レジスト８で被覆する（図２（ａ））。次に、レジ
スト８をアッシングにより除去した後、６００℃以上の
温度で熱処理を行い、チタン膜７０の下地である多結晶
シリコン膜６とシリサイド化反応を起こし、チタンシリ
サイド膜９と化す。この時、凸部２の稜線部上の多結晶
シリコン膜は、シリサイド化されず、多結晶シリコン膜
６０のまま残る（図２（ｃ））。次に試料のフッ酸処理
を行う。チタンシリサイド膜９はフッ酸に溶ける為、稜
線部上には、多結晶シリコン膜６０及びゲート絶縁膜４
０のみ残り、従って、稜線部にゲート電極を形成するこ
とが出来る。
成されたシリコン基板１の表面を０．０１μｍ〜０．０
３μｍ程度の膜厚で熱酸化を行い、ゲート絶縁膜４とし
た後、多結晶シリコン膜を減圧化学気相成長法により堆
積、ＰＯＣｌ3による拡散またはリン（Ｐ）のイオン注
入等により不純物をドーピングし、導電型の多結晶シリ
コン膜６とする。さらに、スパッタリング法によりチタ
ン（Ｔｉ）膜７を堆積させる。このように、凸部２上に
多層膜を形成した後、レジストの塗布及びエッチバック
を行い、凸部２の稜線部２０のみ露出させ、他の領域
は、レジスト８で被覆する（図２（ａ））。次に、レジ
スト８をアッシングにより除去した後、６００℃以上の
温度で熱処理を行い、チタン膜７０の下地である多結晶
シリコン膜６とシリサイド化反応を起こし、チタンシリ
サイド膜９と化す。この時、凸部２の稜線部上の多結晶
シリコン膜は、シリサイド化されず、多結晶シリコン膜
６０のまま残る（図２（ｃ））。次に試料のフッ酸処理
を行う。チタンシリサイド膜９はフッ酸に溶ける為、稜
線部上には、多結晶シリコン膜６０及びゲート絶縁膜４
０のみ残り、従って、稜線部にゲート電極を形成するこ
とが出来る。
【００１３】以上のように本実施例によれば、レジスト
のエッチバック法と多結晶シリコン膜のシリサイド化反
応を組み合わせることにより、自己整合的に断面三角状
の凸部の稜線部に、０．１μｍ程度のゲート幅を有する
ゲート電極を正確に形成することが可能となる。
のエッチバック法と多結晶シリコン膜のシリサイド化反
応を組み合わせることにより、自己整合的に断面三角状
の凸部の稜線部に、０．１μｍ程度のゲート幅を有する
ゲート電極を正確に形成することが可能となる。
【００１４】図３は、本発明の第２の実施例である。上
記のように図１に示した工程に従い、（１００）面を表
面とするシリコン基板１上に断面三角状の凸部２を形成
した後、シリコン基板１の表面を０．０１μｍ〜０．０
３μｍ程度の膜厚で熱酸化を行い、ゲート絶縁膜４を形
成する。次に、レジストの塗布及びエッチバックを行
い、断面三角状の凸部２の稜線部２０を露出させる（図
３（ａ））。次にスパッタリング法によりチタン（Ｔ
ｉ），モリブデン（Ｍｏ）等の金属９を堆積させる。こ
の時、基板温度は、レジスト８が劣化しない程度に抑え
る必要がある（図３（ｂ））。次に、撥煙硝酸にて、レ
ジスト８及びレジスト８上の金属９をリフトオフし、凸
部２上にのみ金属９０を残し、ゲート電極として用い
る。（図３（ｃ））以上のように本実施例によれば、レ
ジストのエッチバック法と量を制御することのみによ
り、金属のリフトオフ法を組み合わせることにより、自
己整合的に断面三角状の凸部の稜線部に、０．１μｍ程
度のゲート幅を有するゲート電極を正確に形成すること
が可能となる。
記のように図１に示した工程に従い、（１００）面を表
面とするシリコン基板１上に断面三角状の凸部２を形成
した後、シリコン基板１の表面を０．０１μｍ〜０．０
３μｍ程度の膜厚で熱酸化を行い、ゲート絶縁膜４を形
成する。次に、レジストの塗布及びエッチバックを行
い、断面三角状の凸部２の稜線部２０を露出させる（図
３（ａ））。次にスパッタリング法によりチタン（Ｔ
ｉ），モリブデン（Ｍｏ）等の金属９を堆積させる。こ
の時、基板温度は、レジスト８が劣化しない程度に抑え
る必要がある（図３（ｂ））。次に、撥煙硝酸にて、レ
ジスト８及びレジスト８上の金属９をリフトオフし、凸
部２上にのみ金属９０を残し、ゲート電極として用い
る。（図３（ｃ））以上のように本実施例によれば、レ
ジストのエッチバック法と量を制御することのみによ
り、金属のリフトオフ法を組み合わせることにより、自
己整合的に断面三角状の凸部の稜線部に、０．１μｍ程
度のゲート幅を有するゲート電極を正確に形成すること
が可能となる。
【００１５】
【発明の効果】以上のように本発明は、断面三角状に形
成した半導体基板の表面に、絶縁膜、導電型の多結晶シ
リコン膜、金属膜を順次積層させる第１の工程と、レジ
ストの塗布及びエッチバックを行ない断面三角状の凸部
の稜線部のみを表面に露出させる第２の工程と、第２の
工程において露出した前記金属膜を除去し、さらに前記
レジストを除去した後、熱処理を行い、前記金属膜と前
記多結晶シリコン膜との化学反応よりなる金属シリサイ
ド膜を形成する第３の工程と、前記金属シリサイド膜を
選択的に除去し、前記稜線部にのみ前記導電型の多結晶
シリコン膜を残し、ゲート電極とする第４の工程という
構成を備えた第１の方法と、また、断面三角状に形成し
た半導体基板の表面に絶縁膜を形成した後、レジストの
塗布及びエッチバックを行い断面三角状の凸部の稜線部
を前記レジスト表面上に露出させる第１の工程と、金属
膜を堆積する第２の工程と、前記レジスト及びレジスト
上に位置する前記金属膜を同時に除去し、前記稜線部に
のみ前記金属膜を残し、ゲート電極とする第３の工程と
いう構成を備えた第２の方法とにより、リソグラフィー
技術を用いず、０．１μｍ程度のゲート幅を有するゲー
ト電極を正確に形成することが可能となり、量子細線素
子を用いた半導体集積回路素子の形成技術に大きく寄与
するものである。
成した半導体基板の表面に、絶縁膜、導電型の多結晶シ
リコン膜、金属膜を順次積層させる第１の工程と、レジ
ストの塗布及びエッチバックを行ない断面三角状の凸部
の稜線部のみを表面に露出させる第２の工程と、第２の
工程において露出した前記金属膜を除去し、さらに前記
レジストを除去した後、熱処理を行い、前記金属膜と前
記多結晶シリコン膜との化学反応よりなる金属シリサイ
ド膜を形成する第３の工程と、前記金属シリサイド膜を
選択的に除去し、前記稜線部にのみ前記導電型の多結晶
シリコン膜を残し、ゲート電極とする第４の工程という
構成を備えた第１の方法と、また、断面三角状に形成し
た半導体基板の表面に絶縁膜を形成した後、レジストの
塗布及びエッチバックを行い断面三角状の凸部の稜線部
を前記レジスト表面上に露出させる第１の工程と、金属
膜を堆積する第２の工程と、前記レジスト及びレジスト
上に位置する前記金属膜を同時に除去し、前記稜線部に
のみ前記金属膜を残し、ゲート電極とする第３の工程と
いう構成を備えた第２の方法とにより、リソグラフィー
技術を用いず、０．１μｍ程度のゲート幅を有するゲー
ト電極を正確に形成することが可能となり、量子細線素
子を用いた半導体集積回路素子の形成技術に大きく寄与
するものである。
【図１】本発明の第１の実施例における量子細線素子の
工程断面図である。
工程断面図である。
【図２】本発明の第１の実施例における量子細線素子の
工程断面図であり、図１に引き続く工程を表したもので
ある。
工程断面図であり、図１に引き続く工程を表したもので
ある。
【図３】本発明の第２の実施例における量子細線素子の
工程断面図であり、図１に引き続く工程を表したもので
ある。
工程断面図であり、図１に引き続く工程を表したもので
ある。
【図４】従来の量子細線素子の斜視図である。
【図５】従来の量子細線素子の工程断面図である。
１ シリコン基板
２ 凸部
３ トランジスタ
４ ゲート絶縁膜
５ シリコン酸化膜
６ 多結晶シリコン膜
７ チタン膜
８ レジスト
９ チタンシリサイド膜
１００ シリコン基板
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 丹羽 正昭
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 岡田 健治
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 森本 廉
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (2)
- 【請求項１】断面三角状に形成した半導体基板の表面
に、絶縁膜、導電性の多結晶シリコン膜、金属膜を順次
積層させる第１の工程と、レジストの塗布及びエッチバ
ックを行ない断面三角状の凸部の稜線部のみを表面に露
出させる第２の工程と、前記第２の工程において露出し
た前記金属膜を除去し、さらに前記レジストを除去した
後、熱処理を行い、前記金属膜と前記多結晶シリコン膜
との化学反応よりなる金属シリサイド膜を形成する第３
の工程と、前記金属シリサイド膜を選択的に除去し、前
記稜線部にのみ前記導電型の多結晶シリコン膜を残し、
ゲート電極とする第４の工程を備えることを特徴とする
量子細線素子の製造方法。 - 【請求項２】断面三角状に形成した半導体基板の表面に
絶縁膜を形成した後、レジストの塗布及びエッチバック
を行い断面三角状の凸部の稜線部を前記レジスト表面上
に露出させる第１の工程と、金属膜を堆積する第２の工
程と、前記レジスト及びその上に位置する前記金属膜を
同時に除去し、前記稜線部にのみ前記金属膜を残し、ゲ
ート電極とする第３の工程を備えることを特徴とする量
子細線素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18083091A JPH0529613A (ja) | 1991-07-22 | 1991-07-22 | 量子細線素子の製造方法 |
| US07/915,311 US5296719A (en) | 1991-07-22 | 1992-07-20 | Quantum device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18083091A JPH0529613A (ja) | 1991-07-22 | 1991-07-22 | 量子細線素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529613A true JPH0529613A (ja) | 1993-02-05 |
Family
ID=16090107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18083091A Pending JPH0529613A (ja) | 1991-07-22 | 1991-07-22 | 量子細線素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529613A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028741A1 (de) * | 1994-04-19 | 1995-10-26 | Siemens Aktiengesellschaft | Mikroelektronisches bauelement und verfahren zu dessen herstellung |
| US6294399B1 (en) | 1999-01-29 | 2001-09-25 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device |
| US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
| US9669472B2 (en) | 2013-05-27 | 2017-06-06 | Fuji Jukogyo Kabushiki Kaisha | Drilling apparatus and drilling method |
-
1991
- 1991-07-22 JP JP18083091A patent/JPH0529613A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028741A1 (de) * | 1994-04-19 | 1995-10-26 | Siemens Aktiengesellschaft | Mikroelektronisches bauelement und verfahren zu dessen herstellung |
| US5828076A (en) * | 1994-04-19 | 1998-10-27 | Siemens Aktiengesellschaft | Microelectronic component and process for its production |
| US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
| US6294399B1 (en) | 1999-01-29 | 2001-09-25 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device |
| US9669472B2 (en) | 2013-05-27 | 2017-06-06 | Fuji Jukogyo Kabushiki Kaisha | Drilling apparatus and drilling method |
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