JPH02262340A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02262340A JPH02262340A JP8143889A JP8143889A JPH02262340A JP H02262340 A JPH02262340 A JP H02262340A JP 8143889 A JP8143889 A JP 8143889A JP 8143889 A JP8143889 A JP 8143889A JP H02262340 A JPH02262340 A JP H02262340A
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- gate electrode
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- low concentration
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特にＬＤＤ（Ｌｉｇｈｔ
１３／ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の
構造及び製造方法に関する。
１３／ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の
構造及び製造方法に関する。
（従来の技術）
近年、半導体装置の集積度の増大により、例えば、電界
効果トランジスタの微細化は著しく進行しつつある。ゲ
ート長が１μ程度のトランジスタでは、ドレインとチャ
ネルとの境界に局部的に強い電界を生じさせ、ホットキ
ャリアの発生をもたらして、ホットキャリアがゲート酸
化膜にトラップすると、ゲート電圧に影響を及ぼし、閾
値変動等のトランジスタの劣化を引き起こす。この対策
として、この局部的な電界を緩和し、ホットキャリアの
発生を抑制するために、電界効果トランジスタのドレイ
ンを低濃度拡散領域と高濃度拡散領域で構成し、ドレイ
ン側に空乏層を拡げ電界が緩和されるしＤＤ槽構造採っ
ている。
効果トランジスタの微細化は著しく進行しつつある。ゲ
ート長が１μ程度のトランジスタでは、ドレインとチャ
ネルとの境界に局部的に強い電界を生じさせ、ホットキ
ャリアの発生をもたらして、ホットキャリアがゲート酸
化膜にトラップすると、ゲート電圧に影響を及ぼし、閾
値変動等のトランジスタの劣化を引き起こす。この対策
として、この局部的な電界を緩和し、ホットキャリアの
発生を抑制するために、電界効果トランジスタのドレイ
ンを低濃度拡散領域と高濃度拡散領域で構成し、ドレイ
ン側に空乏層を拡げ電界が緩和されるしＤＤ槽構造採っ
ている。
第３図に従来のＬＤＤ構造電界効果トランジスタの断面
図を示す。
図を示す。
Ｐ型シリコン基板２１上の素子形成領域の所定位置には
、ゲート酸化膜２２が形成され、更にその上にはリンを
高濃度に拡散させた多結晶シリコンから成るゲート電極
２３が形成されている。このゲート電極２３の側面には
例えば、ＬＰ−ＣＶＤ酸化膜から成る側壁絶縁膜２４が
形成されている。この側壁絶縁膜２４下のＰ型シリコン
基板２１中にはゲート電極２３をマスクにしてヒ素が低
濃度にイオン注入された低濃度拡散領域２５が形成され
ている。更に、この低濃度拡散領域２５に隣接して高濃
度拡散領域２６が形成されている。
、ゲート酸化膜２２が形成され、更にその上にはリンを
高濃度に拡散させた多結晶シリコンから成るゲート電極
２３が形成されている。このゲート電極２３の側面には
例えば、ＬＰ−ＣＶＤ酸化膜から成る側壁絶縁膜２４が
形成されている。この側壁絶縁膜２４下のＰ型シリコン
基板２１中にはゲート電極２３をマスクにしてヒ素が低
濃度にイオン注入された低濃度拡散領域２５が形成され
ている。更に、この低濃度拡散領域２５に隣接して高濃
度拡散領域２６が形成されている。
（発明が解決しようとする課題）
以上の様な構造のＬＤＤ型電界効果トランジスタ（ＬＤ
Ｄ ＦＥＴ）においては、ゲート電極２３をマスクにし
て低濃度拡散領域２５をイオン注入しているため、ゲー
ト電極２３外に低濃度拡散領域２５が相当幅存在し、ゲ
ート電極２３でコントロールできない低濃度拡散領域２
５がチャネルに対して抵抗成分となり。
Ｄ ＦＥＴ）においては、ゲート電極２３をマスクにし
て低濃度拡散領域２５をイオン注入しているため、ゲー
ト電極２３外に低濃度拡散領域２５が相当幅存在し、ゲ
ート電極２３でコントロールできない低濃度拡散領域２
５がチャネルに対して抵抗成分となり。
トランジスタのスピードが遅くなるという問題点があっ
た。
た。
本発明は、この様な課題を解決する半導体装置及びその
製造方法を提供することを目的とする。
製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記事情に鑑みて為されたもので、第１の発
明は、第１導電型の半導体基板上にゲート絶縁膜を介し
て形成されチャネル長方向の両側部が薄膜部とされた段
差を有するゲート電極と、このゲート電極の前記薄膜部
直下の半導体基板中に形成された第２導電型の低濃度ド
レイン／ソース領域と、この第２導電型の低濃度ドレイ
ン／ソース領域に隣接して形成された第２導電型の高濃
度ドレイン／ソース領域とを具備したことを特徴とする
半導体装置を提供する。
明は、第１導電型の半導体基板上にゲート絶縁膜を介し
て形成されチャネル長方向の両側部が薄膜部とされた段
差を有するゲート電極と、このゲート電極の前記薄膜部
直下の半導体基板中に形成された第２導電型の低濃度ド
レイン／ソース領域と、この第２導電型の低濃度ドレイ
ン／ソース領域に隣接して形成された第２導電型の高濃
度ドレイン／ソース領域とを具備したことを特徴とする
半導体装置を提供する。
また、第２の発明は、第１導電型の半導体基板上にゲー
ト絶縁膜を形成する工程と、このゲート絶縁膜上に第１
の導体膜を形成′する工程と、この第１の導体膜上に選
択的に残置させたマスクを用いてエツチングにより前記
第１の導体膜を所定厚除去して第１の導体膜に段差を形
成する工程と、前記段差を用いて第１の導体膜の薄膜部
下の前記半導体基板中に第２導電型の不純物を低濃度に
添加し低濃度ドレイン／ソース領域を形成する工程と、
前記第１の導体膜上に第２の導体膜を形成する工程と、
この第２の導体膜をエッチ晶ることによりゲート電極の
前記段差部に第２の導体膜を残置すると共に前記第１の
導体膜をゲート形状に加工する工程と、この第２の導体
膜が残置されたゲート電極をマスクにして前記半導体基
板中に第２導電型の不純物を高濃度に添加し高濃度ドレ
イン／ソース領域を形成する工程とを具備したことを特
徴とする半導体装置の製造方法を提供する。
ト絶縁膜を形成する工程と、このゲート絶縁膜上に第１
の導体膜を形成′する工程と、この第１の導体膜上に選
択的に残置させたマスクを用いてエツチングにより前記
第１の導体膜を所定厚除去して第１の導体膜に段差を形
成する工程と、前記段差を用いて第１の導体膜の薄膜部
下の前記半導体基板中に第２導電型の不純物を低濃度に
添加し低濃度ドレイン／ソース領域を形成する工程と、
前記第１の導体膜上に第２の導体膜を形成する工程と、
この第２の導体膜をエッチ晶ることによりゲート電極の
前記段差部に第２の導体膜を残置すると共に前記第１の
導体膜をゲート形状に加工する工程と、この第２の導体
膜が残置されたゲート電極をマスクにして前記半導体基
板中に第２導電型の不純物を高濃度に添加し高濃度ドレ
イン／ソース領域を形成する工程とを具備したことを特
徴とする半導体装置の製造方法を提供する。
（作 用）
この様に、本発明では、低濃度ドレイン／ソース領域が
ゲート電極真下に存在するため、低濃度ドレイン／ソー
ス領域がチャネルに対して抵抗成分とならず、トランジ
スタ動作の高速化がはかれる。
ゲート電極真下に存在するため、低濃度ドレイン／ソー
ス領域がチャネルに対して抵抗成分とならず、トランジ
スタ動作の高速化がはかれる。
（実 施 例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の実施例の半導体装置の断面図を示し
たものである。
たものである。
Ｐ型シリコン基板１上の素子形成領域の所定位置には、
ゲート５ｕｎ２膜２が形成され、更にその上には、リン
を高濃度に拡散した多結晶シリコンから成る厚さ４００
０人のゲート電極３が形成されている。このゲート電極
３は、両側面が階段構造をしており、ゲート電極最上部
４の幅が４０００人、ゲート電極最下部５の幅が８００
０人、両側面の薄膜部分６が幅２０００人、厚さ１５０
０人となっている。この階段上構造のゲート電極３の薄
膜部６の直下のＰ型シリコン基板１中にはヒ素が低濃度
にイオン注入された低濃度ドレイン／ソース領域７が形
成されている。更に、この低濃度ドレイン／ソース領域
７に隣接してヒ素が高濃度にイオン注入された高濃度ド
レイン／ソース領域８が形成されている。
ゲート５ｕｎ２膜２が形成され、更にその上には、リン
を高濃度に拡散した多結晶シリコンから成る厚さ４００
０人のゲート電極３が形成されている。このゲート電極
３は、両側面が階段構造をしており、ゲート電極最上部
４の幅が４０００人、ゲート電極最下部５の幅が８００
０人、両側面の薄膜部分６が幅２０００人、厚さ１５０
０人となっている。この階段上構造のゲート電極３の薄
膜部６の直下のＰ型シリコン基板１中にはヒ素が低濃度
にイオン注入された低濃度ドレイン／ソース領域７が形
成されている。更に、この低濃度ドレイン／ソース領域
７に隣接してヒ素が高濃度にイオン注入された高濃度ド
レイン／ソース領域８が形成されている。
またゲート電極３の薄膜部６上には、リンを高濃度に拡
散させた多結晶シリコンが形成されている。
散させた多結晶シリコンが形成されている。
以上の様な構造のＬＤＤ型ＦＥＴにおいては、低濃度ド
レイン／ソース領域７がゲート電極３直下に存在するた
め、低濃度ドレイン／ソース領域７がチャネルに対して
抵抗成分とならずトランジスタ動作の高速化がはかれる
。
レイン／ソース領域７がゲート電極３直下に存在するた
め、低濃度ドレイン／ソース領域７がチャネルに対して
抵抗成分とならずトランジスタ動作の高速化がはかれる
。
第２図は１本発明の実施例の半導体装置の製造工程の断
面図である。
面図である。
Ｐ型シリコン基板１上の素子形成領域に熱酸化によりゲ
ート５ｕｎ２膜を形成する０次に厚さ４０００人程度０
リンを高濃度に拡散し抵抗を下げた第１の導体膜として
第１の多結晶シリコン膜１０をＣＶＤ法により堆積する
０次に第１の多結晶シリコン膜１０上にレジスト１１を
塗布し、写真蝕刻工程によりレジスト１１をバターニン
グし、ゲート電極形成予定域に幅４０００人のレジスト
１１を残置させる。（第２図（ａ）） 次に、ＣＦ４＋０２の混合ガスを用いたＲＩＥ（リアク
ティブイオンエツチング）法による異方性エツチングで
、レジスト１１をマスクにして、第１の多結晶シリコン
膜ｌＯをエツチングする。この場合、第１の多結晶シリ
コン膜１０を厚さ１５００人残置させる。
ート５ｕｎ２膜を形成する０次に厚さ４０００人程度０
リンを高濃度に拡散し抵抗を下げた第１の導体膜として
第１の多結晶シリコン膜１０をＣＶＤ法により堆積する
０次に第１の多結晶シリコン膜１０上にレジスト１１を
塗布し、写真蝕刻工程によりレジスト１１をバターニン
グし、ゲート電極形成予定域に幅４０００人のレジスト
１１を残置させる。（第２図（ａ）） 次に、ＣＦ４＋０２の混合ガスを用いたＲＩＥ（リアク
ティブイオンエツチング）法による異方性エツチングで
、レジスト１１をマスクにして、第１の多結晶シリコン
膜ｌＯをエツチングする。この場合、第１の多結晶シリ
コン膜１０を厚さ１５００人残置させる。
よって、ゲート電極形成予定域には厚さ４０００人、そ
れ以外の部分は、厚さ１５００人程度０多結晶シリコン
膜が設けられていることになる０次に、パターニング材
料であるレジスト１１をマスクにＰ型シリコン基板に加
速電圧６０ＫｅＶ、ドーズ量３Ｘ１０”／ｃｍ−”の条
件でヒ素のイオン注入を行ない低濃度ドレイン／ソース
領域７を形成する。（第２図（ｂ））次に、ドレイン１
１を除去後１例えば、リンを高濃度に・拡散し抵抗を下
げた第２の導体膜として第２の多結晶シリコン膜１２を
ＣＶＤ法により堆積させる。この場合ゲート電極３上に
は、多結晶シリコンがそれ以外の部分に比べ厚く堆積さ
れる。（第２図（Ｃ））” 次に、例えばＣＦ、＋Ｏ□の混合ガスを用いたＲＩＥ法
による異方性エツチングでエッチバックすることにより
、ゲート電極３を形成する。このゲート電極は、両側面
が階段構造としており、ゲート電極最上部４の幅が４０
００人、ゲート電極最下部５の幅が８０００人、両側面
の薄膜部６が幅２０００人、厚さ１５００人となってお
り、更にこの薄膜部分６の上には。
れ以外の部分は、厚さ１５００人程度０多結晶シリコン
膜が設けられていることになる０次に、パターニング材
料であるレジスト１１をマスクにＰ型シリコン基板に加
速電圧６０ＫｅＶ、ドーズ量３Ｘ１０”／ｃｍ−”の条
件でヒ素のイオン注入を行ない低濃度ドレイン／ソース
領域７を形成する。（第２図（ｂ））次に、ドレイン１
１を除去後１例えば、リンを高濃度に・拡散し抵抗を下
げた第２の導体膜として第２の多結晶シリコン膜１２を
ＣＶＤ法により堆積させる。この場合ゲート電極３上に
は、多結晶シリコンがそれ以外の部分に比べ厚く堆積さ
れる。（第２図（Ｃ））” 次に、例えばＣＦ、＋Ｏ□の混合ガスを用いたＲＩＥ法
による異方性エツチングでエッチバックすることにより
、ゲート電極３を形成する。このゲート電極は、両側面
が階段構造としており、ゲート電極最上部４の幅が４０
００人、ゲート電極最下部５の幅が８０００人、両側面
の薄膜部６が幅２０００人、厚さ１５００人となってお
り、更にこの薄膜部分６の上には。
第２の多結晶シリコン膜１２が残置されている。尚、エ
ッチバック中、第１の多結晶シリコン膜１０が露出した
時に薄膜部が除去されていない時は、ゲート形状が出来
上るまでエツチングバックを継続すればよい６次に、ゲ
ート電極３をスチーム酸化法で酸化させた後、ゲート電
極３をマスクにして。
ッチバック中、第１の多結晶シリコン膜１０が露出した
時に薄膜部が除去されていない時は、ゲート形状が出来
上るまでエツチングバックを継続すればよい６次に、ゲ
ート電極３をスチーム酸化法で酸化させた後、ゲート電
極３をマスクにして。
Ｐ型シリコン基板１に加速電圧５０ＫｅＶ、ドーズ量Ｉ
Ｘ １０”／ｃ＋ａ−”の条件でヒ素のイオン注入を
行ない、高濃度ドレイン／ソース領域８を形成する。
Ｘ １０”／ｃ＋ａ−”の条件でヒ素のイオン注入を
行ない、高濃度ドレイン／ソース領域８を形成する。
（第２図（ｄ））
なお、第２の多結晶シリコン膜については、必ずしもこ
れに限定されることはなく、モリブデンシリサイド、タ
ングステンシリサイドを用いても同様の効果を得られ、
更にゲート電極自身の抵抗も下がるためさらに動作スピ
ードは速くなる。
れに限定されることはなく、モリブデンシリサイド、タ
ングステンシリサイドを用いても同様の効果を得られ、
更にゲート電極自身の抵抗も下がるためさらに動作スピ
ードは速くなる。
以上述べた様に、本発明のＬＤＤ型ＦＥＴの構造及び製
造方法によれば、低濃度拡散領域がゲート電極直下に存
在するために、低濃度拡散領域がチャネルに対して抵抗
成分とならずトランジスタの動作スピードの高速化をは
かることができる。
造方法によれば、低濃度拡散領域がゲート電極直下に存
在するために、低濃度拡散領域がチャネルに対して抵抗
成分とならずトランジスタの動作スピードの高速化をは
かることができる。
第１図は１本発明の実施例の半導体装置の断面図、第２
図は、本発明の実施例の半導体装置の製造工程を示す断
面図、第３図は、従来例の半導体装置の断面図である。 図において、 １・・・Ｐ型シリコン基板、２・・・ゲートＳｉｎ、膜
、３・・・ゲート電極、 ４・・・ゲート電極最上
部、５・・・ゲート電極最下部、６・・・突出部分。 ７・・・低濃度ドレイン／ソース領域、８・・・高濃度
ドレイン／ソース領域、９・・・多結晶シリコン、 １０・・・第１の多結晶シリコン膜、 １１・・・レジスト。 １２・・・第２の多結晶シリコン膜、 ２１・・・Ｐ型シリコン基板、２２・・・ゲート酸化膜
。 ２３・・・ゲート電極、 ２４・・・側壁絶縁膜、
２５・・・低濃度ドレイン／ソース領域、２６・・・高
濃度ドレイン／ソース領域。 代理人 弁理士 則 近 憲 佑 同 松山光之
図は、本発明の実施例の半導体装置の製造工程を示す断
面図、第３図は、従来例の半導体装置の断面図である。 図において、 １・・・Ｐ型シリコン基板、２・・・ゲートＳｉｎ、膜
、３・・・ゲート電極、 ４・・・ゲート電極最上
部、５・・・ゲート電極最下部、６・・・突出部分。 ７・・・低濃度ドレイン／ソース領域、８・・・高濃度
ドレイン／ソース領域、９・・・多結晶シリコン、 １０・・・第１の多結晶シリコン膜、 １１・・・レジスト。 １２・・・第２の多結晶シリコン膜、 ２１・・・Ｐ型シリコン基板、２２・・・ゲート酸化膜
。 ２３・・・ゲート電極、 ２４・・・側壁絶縁膜、
２５・・・低濃度ドレイン／ソース領域、２６・・・高
濃度ドレイン／ソース領域。 代理人 弁理士 則 近 憲 佑 同 松山光之
Claims (3)
- （１）第１導電型の半導体基板上にゲート絶縁膜を介し
て形成されチャネル長方向の両側部が薄膜部とされた段
差を有するゲート電極と、このゲート電極の前記薄膜部
直下の半導体基板中に形成された第２導電型の低濃度ド
レイン／ソース領域と、この第２導電型の低濃度ドレイ
ン／ソース領域に隣接して形成された第２導電型の高濃
度ドレイン／ソース領域とを具備したことを特徴とする
半導体装置。 - （２）前記ゲート電極の段差部に導体膜が被着されてい
ることを特徴とする請求項１記載の半導体装置。 - （３）第１導電型の半導体基板上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上に第１の導体膜を形成
する工程と、この第１の導体膜上に選択的に残置させた
マスクを用いてエッチングにより前記第１の導体膜を所
定厚除去して第１の導体膜に段差を形成する工程と、前
記段差を用いて第１の導体膜の薄膜部下の前記半導体基
板中に第２導電型の不純物を低濃度に添加し低濃度ドレ
イン／ソース領域を形成する工程と、前記第１の導体膜
上に第２の導体膜を形成する工程と、この第２の導体膜
をエッチバックすることによりゲート電極の前記段差部
に第２の導体膜を残置すると共に前記第１の導体膜をゲ
ート形状に加工する工程と、この第２の導体膜が残置さ
れたゲート電極をマスクにして前記半導体基板中に第２
導電型の不純物を高濃度に添加し高濃度ドレイン／ソー
ス領域を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143889A JPH02262340A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143889A JPH02262340A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02262340A true JPH02262340A (ja) | 1990-10-25 |
Family
ID=13746402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143889A Pending JPH02262340A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02262340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210435A (en) * | 1990-10-12 | 1993-05-11 | Motorola, Inc. | ITLDD transistor having a variable work function |
-
1989
- 1989-04-03 JP JP8143889A patent/JPH02262340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210435A (en) * | 1990-10-12 | 1993-05-11 | Motorola, Inc. | ITLDD transistor having a variable work function |
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