JP2662325B2 - 電界効果型半導体素子の構造およびその製造方法 - Google Patents

電界効果型半導体素子の構造およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子に関するもの
で、ＬＤＤ構造をもつＭＯＳトランジスタのような電界
効果型半導体素子の構造およびその製造方法に関するも
のである。
【０００２】
【従来の技術】サブミクロン(Submicron) 級のＭＯＳ素
子でホットキャリア特性および動作特性を改善するため
に、低濃度の拡散領域とゲートが完全に重なり合うＩＴ
ＬＤＤ(Invers T Lightly Doped Drain)構造とＧＯＬＤ
(Gate Overlapped drain) 構造が提案された。
【０００３】このＩＴＬＤＤ構造およびＧＯＬＤ構造は
１９８９年度ＩＥＤＭ（International Electron Devic
es Meeting ＰＰ７６９〜７７２）、１９８６年度ＩＥ
ＤＭ（ＰＰ７４２〜７４５）誌および１９８７年度ＩＥ
ＤＭ（ＰＰ３８〜４１）、１９８９年ＩＥＤＭ（ＰＰ６
１７〜６２０）誌等に開示されている。
【０００４】図８は従来の技術によるＭＯＳトランジス
タの断面構造図であって、ＩＴＬＤＤ構造をしている。
同図で第１導電形の半導体基板１内に形成されたチャネ
ル領域によって所定距離離隔される第２導電形の拡散領
域６と、基板１の上面の絶縁膜７を中間層としてチャネ
ル領域およびそれに隣接した拡散領域６の上部に形成さ
れた逆Ｔ形のゲート９と、ゲート９の側面に形成された
絶縁膜のスペーサ１１を図示した。尚、拡散領域６は低
濃度領域３と高濃度領域５とからなっており、ゲート９
は低濃度領域３に重なっている。
【０００５】このような構造によって電流特性が向上さ
れ、絶縁膜とシリコン基板の界面における電気長の強さ
が減少される効果を得ることができた。しかし、ゲート
とドレインが重なることによってゲート−ドレインキャ
パシタンス(Cgdo)が増大し、伝送遅延時間が長くなる問
題点があったのである。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、ゲートとドレインが重なった電界効果型半導体
素子の構造およびその製造方法において、ゲート−ドレ
インキャパシタンスが最少化されるような構造および製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】上述のような目的を達成
するために本発明では、半導体基板上面に、ゲート絶縁
膜を中間層とし、多結晶シリコンの下部導電層及び金属
ケイ化物の上部導電層の複合層からなる第１パタンの第
１導電層を形成してから、その半導体基板の上面に絶縁
膜を形成する工程をさらに実施し、その後、その絶縁膜
の一部を食刻して第１導電層の上部導電層を露出させて
から、第２パタンの第２導電層を形成する。すなわち、
ＭＯＳトランジスタのゲート絶縁膜において、チャネル
領域の第１導電層に対する絶縁膜よりゲートとドレイン
が重なる領域の第２導電層に対する絶縁膜の方が厚くな
るようにする。そしてさらに、第１導電層と第２導電層
とは、第１導電層の上部導電層、即ち金属ケイ化物を介
して接続する構造としている。
【０００８】
【作用】このようにすることで、ゲートとドレインの重
なりによるゲート−ドレインキャパシタンスが減少し、
またゲート電極の電気的特性が向上し、それによりＭＯ
Ｓトランジスタの伝送遅延時間を最短化することができ
て、素子の動作特性が向上する。
【０００９】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明による半導体素子の断面構造図
である。同図には、第１導電形の半導体基板１５内に形
成されたチャネル領域によって所定距離離隔された第２
導電形の拡散領域４１と、チャネル領域の上部に第１厚
さの第１ゲート酸化膜１７を中間層とする第１パタンの
第１導電層２３と、この第１導電層２３の上部導電層２
１の側面に接触しながら第１導電層２３の下部導電層１
９の側面では第２厚さのパッド酸化膜２７ｂによって第
１導電層から離隔され、基板１５とは第１ゲート酸化膜
１７とパッド酸化膜２７ｂを合わせた第３厚さの第２ゲ
ート酸化膜４３程離隔される第２パタンの第２導電層３
３とから構成されるゲート３５と、ゲート３５の側面に
形成された低温酸化膜のスペーサ３７とを図示した。
【００１０】拡散領域４１は低濃度領域２５と高濃度領
域３９とからなっている。また、第１導電層２３は多結
晶シリコンで形成された下部導電層１９とケイ化物(Sil
icide)等のような耐火性金属で形成された上部導電層２
１とからなっている。図１より分かるように、ゲートと
ドレインが重なった領域の絶縁膜がチャネル領域の上部
に形成された絶縁膜の厚さより厚く形成されている。こ
のような構造をＧＯＴＯ(Gate Overlapped on Twin Oxi
de) ＬＤＤ構造と命名する。
【００１１】図２〜図７は本発明によるＧＯＴＯ ＬＤ
Ｄ構造の製造工程図である。図２でＰ形の半導体基板１
５の上面に１５０Å〜２００Å程度の第１ゲート酸化膜
１７を中間層とする第１パタンの第１導電層２３を形成
する。第１導電層２３は電気的な特性の向上のために２
５００Å程度の多結晶シリコンからなる下部導電層１９
と１５００Å程度のタングステンケイ化物からなる上部
導電層２１を積層させて形成する。その後に、基板１５
の上部からＮ形の不純物をイオン注入してソースおよび
ドレインの低濃度領域２５を形成する。このとき、第１
導電層２３がマスクの役割をする。
【００１２】図３で、基板１５の表面に熱酸化法で５０
Å程度の薄い酸化膜２７ａを形成してから、その上面に
フォトレジスト２８を塗布する。
【００１３】図４で、食刻工程によってフォトレジスト
２８を所定の厚さ食刻して、上部導電層２１の上面およ
び側面の酸化膜２７ａを露出させる。
【００１４】図５で、露出した酸化膜２７ａを湿式食刻
（ウェットエッチ）または乾式食刻（ドライエッチ）に
よって除去する。その後に、基板１５の上面に残留した
フォトレジスト２８を除去する。
【００１５】以上の工程によって、低濃度領域２５上に
は、第１ゲート酸化膜１７の上面に追加されたパッド酸
化膜２７ｂによって２００Å〜２５０Å程の第２ゲート
酸化膜４３が形成される。
【００１６】図４および図５の工程においては、フォト
レジスト２８と酸化膜２７ａを順次に食刻したが、本発
明の他の実施例においてはフォトレジスト２８と酸化膜
２７ａを同時に食刻することもできる。即ち、四弗化炭
素（ＣＦ4 ）または酸素（Ｏ2 ）ガスを使用して、フォ
トレジスト２８の食刻率より酸化膜２７ａの食刻率の方
が速い条件の下で食刻工程を実施する。このようにし
て、上部導電層２１の上面および側面に形成された酸化
膜２７ａを除去することもできる。
【００１７】また、本発明の一実施例においては、下部
導電層１９の側面に形成されたパッド酸化膜２７ｂのみ
を残留させたが、第１導電層２３の側面に残留するパッ
ド酸化膜２７ｂの高さは、任意に変化させてもよい。
【００１８】図６で基板１５の上面に５００Å〜２００
０Åの多結晶シリコン層２９と１０００Å〜２０００Å
の低温酸化膜３１を順次形成する。
【００１９】その後に、図７で、上部導電層２１の表面
が露出するまで反応性イオン食刻(Reactive Ion Etchin
g; RIE) 工程を実施して低温酸化膜スペーサ３７を形成
すると同時に、低温酸化膜スペーサ３７の下面を除いた
領域の多結晶シリコン層２９を除去して第２パタンの第
２導電層３３を形成する。その後に、第１および第２導
電層２３、３３で構成されるゲート３５をマスクとし
て、基板１５の上部からＮ形の不純物をイオン注入して
ソースおよびドレインの高濃度領域３９を形成する。
【００２０】ゲートとドレインが重なる領域のキャパシ
タンスＣは、εＡ／ｄ（ε；誘電率、Ａ；ゲートとドレ
インが重なる面積、ｄ；ゲートとドレインが重なる領域
の絶縁膜の厚さ）で表される。この式から理解できるよ
うに、キャパシタンスＣは面積Ａに比例し、厚さｄに反
比例する。ゲートとドレインが重なった領域の絶縁膜の
厚さを、従来のものをｄ1 、本発明のものをｄ2 である
とすると、同じ面積Ａで比べたときｄ1 よりｄ2 の方が
ずっと大きい。すなわち、本発明による半導体素子の方
がずっと少ないキャパシタンスを有する。
【００２１】
【発明の効果】上述のように本発明は、第１ゲート酸化
膜を中間層とする第１パタンの第１導電層が形成された
基板の上面に酸化膜を形成する工程と、その後に第１導
電層の上面および側面の酸化膜の所定領域を食刻してそ
の部分の第１導電層を露出させてから多結晶シリコン層
を形成する工程を実施することによって、ソースおよび
ドレイン領域の上部に第１ゲート酸化膜とパッド酸化膜
で構成される第２ゲート酸化膜を形成する方法でＧＯＴ
Ｏ ＬＤＤ構造を作ることにより、ゲートとドレインの
重なりによるゲート−ドレインキャパシタンスを減少さ
せる効果がある。その結果、ＭＯＳトランジスタの伝送
遅延時間を最短化することができて、素子の動作特性が
向上する効果もある。さらに、本発明はマスクの追加な
しに第２ゲート酸化膜を形成できるため、工程が容易に
できる利点もある。
【００２２】
【図面の簡単な説明】
【図１】本発明による電界効果型半導体素子の断面構造
図である。
【図２】本発明による電界効果型半導体素子の製造工程
図である。
【図３】本発明による電界効果型半導体素子の製造工程
図である。
【図４】本発明による電界効果型半導体素子の製造工程
図である。
【図５】本発明による電界効果型半導体素子の製造工程
図である。
【図６】本発明による電界効果型半導体素子の製造工程
図である。
【図７】本発明による電界効果型半導体素子の製造工程
図である。
【図８】従来の技術による電界効果型半導体素子の断面
構造図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タエ−ヨウン ウォン 大韓民国 ソウル セオチョ−グ チャ ムウォン−ドン （番地なし） シンバ ンポ アパート 117−504 (72)発明者 クワン−ドン ユ 大韓民国 インチェオン−シティ プク −グチェオンチェオン−ドン （番地な し） ミド−７番 アパート １−108 (56)参考文献 特開 平４−75349（ＪＰ，Ａ) 特開 昭64−25479（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 チャネル領域を挟んで形成された不純物
    拡散領域が高濃度領域及び低濃度領域をもち、そしてそ
    の低濃度領域に対しゲート電極が重なるようになった電
    界効果型半導体素子の製造方法において、 半導体基板上に第１ゲート絶縁膜を形成してから多結晶
    シリコン及び金属ケイ化物を積層し、その多結晶シリコ
    ンを下部導電層、金属ケイ化物を上部導電層とした第１
    パタンの第１導電層を形成する第１の工程と、 この第１導電層形成後にパッド絶縁膜を形成し、そし
    て、その上にレジストを塗布して食刻を行い第１導電層
    の上部導電層を露出させ、これにより露出する部分のバ
    ッド絶縁膜を除去する第２の工程と、 この第２の工程で使用したレジストを取り除いた後に多
    結晶シリコン層及び絶縁膜を順に形成し、そしてこれら
    多結晶シリコン層及び絶縁膜に対し異方性食刻を行い絶
    縁膜スペーサを有する第２パタンの第２導電層を形成す
    る第３の工程と、を実施するゲート電極形成工程を含む
    ことを特徴とする製造方法。
  2. 【請求項２】 第２の工程におけるレジスト食刻及びパ
    ッド絶縁膜除去を、レジストを所定の厚さ食刻する第１
    段階と、この第１段階によって露出したパッド絶縁膜を
    湿式又は乾式食刻する第２段階と、から行うようにした
    請求項１記載の製造方法。
  3. 【請求項３】 第２の工程におけるレジスト食刻及びパ
    ッド絶縁膜除去を、レジストの食刻率よりパッド絶縁膜
    の食刻率の方が速い食刻条件を設定して同時に行うよう
    にした請求項１記載の製造方法。
  4. 【請求項４】 第１の工程で第１導電層を形成した後、
    不純物注入を行って不純物拡散領域の低濃度領域を形成
    する請求項１〜３のいずれか１項に記載の製造方法。
  5. 【請求項５】 第３の工程で第２導電層を形成した後、
    不純物注入を行って不純物拡散領域の高濃度領域を形成
    する請求項４記載の製造方法。
JP3216481A 1991-05-23 1991-08-02 電界効果型半導体素子の構造およびその製造方法 Expired - Lifetime JP2662325B2 (ja)

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