JP2950557B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2950557B2 JP2950557B2 JP1274905A JP27490589A JP2950557B2 JP 2950557 B2 JP2950557 B2 JP 2950557B2 JP 1274905 A JP1274905 A JP 1274905A JP 27490589 A JP27490589 A JP 27490589A JP 2950557 B2 JP2950557 B2 JP 2950557B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置とその製造方法に関するもの
で、特に、不揮発性メモリを含む半導体装置の特性向上
と高信頼性に関する。
で、特に、不揮発性メモリを含む半導体装置の特性向上
と高信頼性に関する。
従来例の不揮発性メモリを含む半導体装置の製造方法
を第２図を用いて説明する。第２図は、半導体装置のチ
ャネル長方向での断面図を示す。なお第２図に１つのメ
モリセルを示す。
を第２図を用いて説明する。第２図は、半導体装置のチ
ャネル長方向での断面図を示す。なお第２図に１つのメ
モリセルを示す。
まず、第２図（ａ）に示すように、第１導電型の半導
体基板10に、フィールド酸化膜11を形成して、このフィ
ールド酸化膜11に囲まれた活性化領域を形成する。そし
て、この活性化領域上にゲート酸化膜12を形成し、更に
全面にゲート電極材料として例えば多結晶シリコンを成
長させる。その後この多結晶シリコンをフォトリソグラ
フィとエッチングによりパターニングすることによりゲ
ート電極材料である多結晶シリコンからなるゲート電極
13A、13Bを形成する。
体基板10に、フィールド酸化膜11を形成して、このフィ
ールド酸化膜11に囲まれた活性化領域を形成する。そし
て、この活性化領域上にゲート酸化膜12を形成し、更に
全面にゲート電極材料として例えば多結晶シリコンを成
長させる。その後この多結晶シリコンをフォトリソグラ
フィとエッチングによりパターニングすることによりゲ
ート電極材料である多結晶シリコンからなるゲート電極
13A、13Bを形成する。
次いで、第２図（ｂ）に示すように、酸化雰囲気中で
熱処理を行い、ゲート電極13A、13Bの表面にシリコン酸
化膜14を形成する。次いで、ゲート電極13A、13Bをマス
クしてゲート酸化膜12を除去し、ゲート電極13A、13B間
にメモリ素子領域15を開口する。続いて、このメモリ素
子領域15に、二酸化シリコン膜からなるメモリゲート絶
縁膜16とシリコン窒化膜からなるメモリ窒化膜17と二酸
化シリコン膜からなる上面酸化膜18と、メモリゲート電
極材料として例えば多結晶シリコン膜からなるメモリゲ
ート電極19とをフォトリソグラフィとエッチングにより
パターニングし形成する。
熱処理を行い、ゲート電極13A、13Bの表面にシリコン酸
化膜14を形成する。次いで、ゲート電極13A、13Bをマス
クしてゲート酸化膜12を除去し、ゲート電極13A、13B間
にメモリ素子領域15を開口する。続いて、このメモリ素
子領域15に、二酸化シリコン膜からなるメモリゲート絶
縁膜16とシリコン窒化膜からなるメモリ窒化膜17と二酸
化シリコン膜からなる上面酸化膜18と、メモリゲート電
極材料として例えば多結晶シリコン膜からなるメモリゲ
ート電極19とをフォトリソグラフィとエッチングにより
パターニングし形成する。
次いで、第２図（ｃ）に示すように、メモリゲート電
極19およびゲート電極13A、13Bをマスクとして第２導電
型のソース20およびドレイン21を形成し、不揮発性メモ
リを含む半導体装置を形成する。
極19およびゲート電極13A、13Bをマスクとして第２導電
型のソース20およびドレイン21を形成し、不揮発性メモ
リを含む半導体装置を形成する。
しかしながら、前記従来形成方法による半導体装置
は、ゲート電極13A、13Bのシリコン酸化膜14下の素子領
域40で、ゲート電界の影響を受けにくいいわゆるオフセ
ットとなるため、この素子領域40部分が高抵抗となり、
電流駆動能力の低下を招く。また、メモリゲート電極19
に充分に高い正電圧を印加することにより、半導体基板
10のシリコン単結晶の伝導帯の電子がトンネル現象によ
って、メモリゲート絶縁膜16の薄い二酸化シリコン膜中
を通ってメモリゲート絶縁膜16と、メモリ窒化膜17界面
の準位に捕獲し、しきい値電圧を変化させメモリ特性を
得る場合、素子領域40部分が高抵抗のため供給される電
子が、メモリゲート電極19直下の領域だけが支配的とな
り、しきい値電圧変化が小さいという課題がある。さら
に、メモリゲート電極19とゲート電極13A、13Bとの絶縁
は、ゲート電極13A、13Bすなわちゲート電極材料である
多結晶シリコンを酸化して形成したシリコン酸化膜14に
よりなされているだけであり絶縁膜耐圧や信頼性低下を
生じるという課題がある。
は、ゲート電極13A、13Bのシリコン酸化膜14下の素子領
域40で、ゲート電界の影響を受けにくいいわゆるオフセ
ットとなるため、この素子領域40部分が高抵抗となり、
電流駆動能力の低下を招く。また、メモリゲート電極19
に充分に高い正電圧を印加することにより、半導体基板
10のシリコン単結晶の伝導帯の電子がトンネル現象によ
って、メモリゲート絶縁膜16の薄い二酸化シリコン膜中
を通ってメモリゲート絶縁膜16と、メモリ窒化膜17界面
の準位に捕獲し、しきい値電圧を変化させメモリ特性を
得る場合、素子領域40部分が高抵抗のため供給される電
子が、メモリゲート電極19直下の領域だけが支配的とな
り、しきい値電圧変化が小さいという課題がある。さら
に、メモリゲート電極19とゲート電極13A、13Bとの絶縁
は、ゲート電極13A、13Bすなわちゲート電極材料である
多結晶シリコンを酸化して形成したシリコン酸化膜14に
よりなされているだけであり絶縁膜耐圧や信頼性低下を
生じるという課題がある。
本発明の目的は、前記の課題を解決することであり、
メモリゲートを含む半導体装置のメモリ特性の向上と、
メモリゲート電極とゲート電極との絶縁膜耐圧向上と、
半導体装置の信頼性向上とが達成可能な半導体装置およ
び半導体装置の製造方法を提供することである。
メモリゲートを含む半導体装置のメモリ特性の向上と、
メモリゲート電極とゲート電極との絶縁膜耐圧向上と、
半導体装置の信頼性向上とが達成可能な半導体装置およ
び半導体装置の製造方法を提供することである。
この目的を達成するために、本発明においては、下記
記載の半導体装置と半導体装置の製造方法により行う。
記載の半導体装置と半導体装置の製造方法により行う。
（イ）第１導電型の半導体基板上にゲート酸化膜を介し
て設ける２つのゲート電極と、このゲート電極間の半導
体基板に設ける第２導電型の低濃度拡散層と、ゲート電
極の側面を被覆する側壁絶縁膜と、ゲート電極と側壁絶
縁膜をはさんで第１導電型の半導体基板上にメモリ絶縁
膜を介して設けるメモリゲート電極と、ゲート電極およ
びメモリゲート電極の整合した領域の半導体基板に設け
る第２導電型のソースおよびドレインとを有する半導体
装置。
て設ける２つのゲート電極と、このゲート電極間の半導
体基板に設ける第２導電型の低濃度拡散層と、ゲート電
極の側面を被覆する側壁絶縁膜と、ゲート電極と側壁絶
縁膜をはさんで第１導電型の半導体基板上にメモリ絶縁
膜を介して設けるメモリゲート電極と、ゲート電極およ
びメモリゲート電極の整合した領域の半導体基板に設け
る第２導電型のソースおよびドレインとを有する半導体
装置。
（ロ）第１導電型の半導体基板上に選択酸化法によりフ
ィールド酸化膜を形成し活性化領域を形成しさらにこの
活性化領域にゲート酸化膜を形成後、全面にゲート電極
材料を形成し、フォトリソグラフィとエッチングにより
このゲート電極材料からなるゲート電極を形成する工程
と、第２導電型を有する不純物を導入し半導体基板に第
２導電型の低濃度拡散層を形成する工程と、全面に絶縁
膜を形成する工程と、異方性エッチングを行うことによ
りゲート電極の側面に絶縁膜からなる側壁絶縁膜を形成
する工程と、ゲート電極および側壁絶縁膜をマスクとし
てゲート酸化膜を除去しメモリ素子領域を形成する工程
と、メモリ素子領域に二酸化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、メモリゲート絶縁膜上
にメモリ窒化膜を形成する工程と、酸化性雰囲気中でメ
モリ窒化膜を酸化し、二酸化シリコン膜からなる上面酸
化膜を形成する工程と、メモリゲート電極材料を形成し
フォトリソグラフィとエッチングによりこのメモリゲー
ト電極材料からなるメモリゲート電極を形成する工程
と、ゲート電極およびメモリゲート電極をマスクとして
第２導電型のソースおよびドレインを形成する工程と、
二酸化シリコンを主体とする多層配線用絶縁膜を形成す
る工程と、フォトリソグラフィとエッチングにより多層
配線用絶縁膜にコンタクト窓を形成する工程と、配線金
属を形成する工程とを有することを特徴とする半導体装
置の製造方法。
ィールド酸化膜を形成し活性化領域を形成しさらにこの
活性化領域にゲート酸化膜を形成後、全面にゲート電極
材料を形成し、フォトリソグラフィとエッチングにより
このゲート電極材料からなるゲート電極を形成する工程
と、第２導電型を有する不純物を導入し半導体基板に第
２導電型の低濃度拡散層を形成する工程と、全面に絶縁
膜を形成する工程と、異方性エッチングを行うことによ
りゲート電極の側面に絶縁膜からなる側壁絶縁膜を形成
する工程と、ゲート電極および側壁絶縁膜をマスクとし
てゲート酸化膜を除去しメモリ素子領域を形成する工程
と、メモリ素子領域に二酸化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、メモリゲート絶縁膜上
にメモリ窒化膜を形成する工程と、酸化性雰囲気中でメ
モリ窒化膜を酸化し、二酸化シリコン膜からなる上面酸
化膜を形成する工程と、メモリゲート電極材料を形成し
フォトリソグラフィとエッチングによりこのメモリゲー
ト電極材料からなるメモリゲート電極を形成する工程
と、ゲート電極およびメモリゲート電極をマスクとして
第２導電型のソースおよびドレインを形成する工程と、
二酸化シリコンを主体とする多層配線用絶縁膜を形成す
る工程と、フォトリソグラフィとエッチングにより多層
配線用絶縁膜にコンタクト窓を形成する工程と、配線金
属を形成する工程とを有することを特徴とする半導体装
置の製造方法。
以下図面を用いて本発明の実施例を説明する。
本発明の半導体装置構造を１つのメモリセルを示す断
面図である第１図（ｃ）を用いて説明する。本発明の半
導体装置構造は、第１導電型の半導体基板10の上にゲー
ト酸化膜12を介して設ける２つのゲート電極13A、13B
と、このゲート電極13A、13B間の半導体基板10に設ける
第２導電型の低濃度拡散層22と、ゲート電極13A、13Bの
側面を被覆する側壁絶縁膜23と、ゲート電極13A、13Bと
側壁絶縁膜23とをはさんで第１導電型の半導体基板10上
に設ける二酸化シリコン膜からなるメモリゲート絶縁膜
16と、このメモリゲート絶縁膜16上に設けるメモリ窒化
膜17と、このメモリ窒化膜17を酸化することにより形成
した上面酸化膜18と、メモリゲート電極19と、第２導電
型のソース20およびドレイン21とからなる。すなわち、
メモリ絶縁膜はメモリゲート絶縁膜16とメモリ窒化膜17
と上面酸化膜18とからなる。
面図である第１図（ｃ）を用いて説明する。本発明の半
導体装置構造は、第１導電型の半導体基板10の上にゲー
ト酸化膜12を介して設ける２つのゲート電極13A、13B
と、このゲート電極13A、13B間の半導体基板10に設ける
第２導電型の低濃度拡散層22と、ゲート電極13A、13Bの
側面を被覆する側壁絶縁膜23と、ゲート電極13A、13Bと
側壁絶縁膜23とをはさんで第１導電型の半導体基板10上
に設ける二酸化シリコン膜からなるメモリゲート絶縁膜
16と、このメモリゲート絶縁膜16上に設けるメモリ窒化
膜17と、このメモリ窒化膜17を酸化することにより形成
した上面酸化膜18と、メモリゲート電極19と、第２導電
型のソース20およびドレイン21とからなる。すなわち、
メモリ絶縁膜はメモリゲート絶縁膜16とメモリ窒化膜17
と上面酸化膜18とからなる。
次に本発明の半導体装置を製造するための方法を第１
図（ａ）〜（ｃ）に沿って説明する。第１図（ａ）〜
（ｃ）は、本発明の各工程における半導体のチャネル長
方向での断面図を示す。
図（ａ）〜（ｃ）に沿って説明する。第１図（ａ）〜
（ｃ）は、本発明の各工程における半導体のチャネル長
方向での断面図を示す。
まず、第１図（ａ）に示すように、第１導電型の半導
体基板10に耐酸化膜を酸化のマスクとして用いる選択酸
化法によりフィールド酸化膜11を形成してこのフィール
ド酸化膜11に囲まれた活性化領域を形成する。そして、
この活性化領域上に酸化性雰囲気中で熱処理を行なう熱
酸化により約20nmの厚さのゲート酸化膜12を形成する。
さらにその後全面に化学気相成長法（CVD）により約400
nmのゲート電極材料として例えば多結晶シリコンを形成
する。その後このゲート電極材料をフォトリソグラフィ
とエッチングによりパターニングすることにより、ゲー
ト電極材料である多結晶シリコンからなるゲート電極13
A、13Bを形成する。
体基板10に耐酸化膜を酸化のマスクとして用いる選択酸
化法によりフィールド酸化膜11を形成してこのフィール
ド酸化膜11に囲まれた活性化領域を形成する。そして、
この活性化領域上に酸化性雰囲気中で熱処理を行なう熱
酸化により約20nmの厚さのゲート酸化膜12を形成する。
さらにその後全面に化学気相成長法（CVD）により約400
nmのゲート電極材料として例えば多結晶シリコンを形成
する。その後このゲート電極材料をフォトリソグラフィ
とエッチングによりパターニングすることにより、ゲー
ト電極材料である多結晶シリコンからなるゲート電極13
A、13Bを形成する。
次に、第１図（ｂ）に示すように、ゲート電極13A、1
3Bをマスクとして、イオン注入法により、イオン注入条
件として例えば、イオン注入量２×1012cm-2で第２導電
型の不純物を半導体基板10に注入することにより低濃度
拡散層22を形成する。その後、絶縁膜として例えば化学
気相成長法により厚さ100nm程度のシリコン窒化膜を全
面に形成する。その後異方性エッチングにより、この絶
縁膜であるシリコン窒化膜をエッチングする。この異方
性エッチングにおいては、ゲート電極13A、13Bの側壁に
形成されているシリコン窒化膜の膜厚が、ゲート電極13
A、13Bの側壁以外の領域と比べ厚いため、ゲート電極13
A、13B側壁のシリコン窒化膜が、エッチングされずに残
り側壁絶縁膜23が形成できる。
3Bをマスクとして、イオン注入法により、イオン注入条
件として例えば、イオン注入量２×1012cm-2で第２導電
型の不純物を半導体基板10に注入することにより低濃度
拡散層22を形成する。その後、絶縁膜として例えば化学
気相成長法により厚さ100nm程度のシリコン窒化膜を全
面に形成する。その後異方性エッチングにより、この絶
縁膜であるシリコン窒化膜をエッチングする。この異方
性エッチングにおいては、ゲート電極13A、13Bの側壁に
形成されているシリコン窒化膜の膜厚が、ゲート電極13
A、13Bの側壁以外の領域と比べ厚いため、ゲート電極13
A、13B側壁のシリコン窒化膜が、エッチングされずに残
り側壁絶縁膜23が形成できる。
次に、第１図（ｃ）に示すように、ゲート電極13A、1
3Bをマスクとしてゲート酸化膜12を除去し、メモリ素子
領域15を開口する。次に、酸化性雰囲気中で酸化するこ
とにより厚さ2nm程度の二酸化シリコン膜からなるメモ
リゲート絶縁膜16を形成する。その後、化学気相成長法
にて、メモリ窒化膜17として窒化膜を厚さ45nm程度形成
する。その後、水蒸気酸化雰囲気中で熱処理を行い、こ
の窒化膜からなるメモリ窒化膜17上に厚さ5nm程度の二
酸化シリコン膜からなる上面酸化膜18を形成する。その
後、メモリゲート電極材料として例えば多結晶シリコン
膜を厚さ400nm程度化学気相成長法により形成する。
3Bをマスクとしてゲート酸化膜12を除去し、メモリ素子
領域15を開口する。次に、酸化性雰囲気中で酸化するこ
とにより厚さ2nm程度の二酸化シリコン膜からなるメモ
リゲート絶縁膜16を形成する。その後、化学気相成長法
にて、メモリ窒化膜17として窒化膜を厚さ45nm程度形成
する。その後、水蒸気酸化雰囲気中で熱処理を行い、こ
の窒化膜からなるメモリ窒化膜17上に厚さ5nm程度の二
酸化シリコン膜からなる上面酸化膜18を形成する。その
後、メモリゲート電極材料として例えば多結晶シリコン
膜を厚さ400nm程度化学気相成長法により形成する。
その後、フォトリソグラフィとエッチングにより窒化
膜からなるメモリ窒化膜17および多結晶シリコンからな
るメモリゲート電極19を形成する。その後、メモリゲー
ト電極19をマスクとして、イオン注入法により、イオン
注入条件として例えばイオン注入量４×1015cm-2程度の
イオン注入を行ない第２導電型のソース20およびドレイ
ン21を形成する。以後の工程は、一般的な方法により二
酸化シリコンを主体とする多層配線用絶縁膜を形成し
て、フォトリソグラフィとエッチングによりコンタクト
窓を形成し、その後配線金属としてアルミニウムを形成
することにより半導体装置が得られる。
膜からなるメモリ窒化膜17および多結晶シリコンからな
るメモリゲート電極19を形成する。その後、メモリゲー
ト電極19をマスクとして、イオン注入法により、イオン
注入条件として例えばイオン注入量４×1015cm-2程度の
イオン注入を行ない第２導電型のソース20およびドレイ
ン21を形成する。以後の工程は、一般的な方法により二
酸化シリコンを主体とする多層配線用絶縁膜を形成し
て、フォトリソグラフィとエッチングによりコンタクト
窓を形成し、その後配線金属としてアルミニウムを形成
することにより半導体装置が得られる。
本発明の製造方法によれば、ソース20、ドレイン21領
域のゲート電極13A、13B近傍には、ソース20、ドレイン
21の不純物濃度が高い領域と低い領域とのいわゆるLDD
（Lightly Doped Drain）構造が同時に形成できる。
域のゲート電極13A、13B近傍には、ソース20、ドレイン
21の不純物濃度が高い領域と低い領域とのいわゆるLDD
（Lightly Doped Drain）構造が同時に形成できる。
本発明による半導体装置は、メモリ素子領域15に第２
導電型の低濃度拡散層22を形成し、ゲート電極13A、13B
の側壁に側壁絶縁膜23を形成することによりゲート電極
13A、13B側壁での高抵抗化を防ぐとともに、ゲート電極
13A、13Bとメモリゲート電極19間との絶縁膜耐圧を向上
することが可能となる。
導電型の低濃度拡散層22を形成し、ゲート電極13A、13B
の側壁に側壁絶縁膜23を形成することによりゲート電極
13A、13B側壁での高抵抗化を防ぐとともに、ゲート電極
13A、13Bとメモリゲート電極19間との絶縁膜耐圧を向上
することが可能となる。
側壁絶縁膜23形成後、酸化処理例えば水蒸気酸化雰囲
気中で熱処理を行ないゲート電極材料である多結晶シリ
コンからなるゲート電極13A、13Bの表面に酸化シリコン
膜を形成しても良い。この酸化シリコン膜の膜厚はゲー
ト酸化膜12の膜厚より厚く例えば150nm程度形成する。
ゲート電極13A、13Bの表面に酸化シリコン膜を形成する
と、メモリゲート電極19とゲート電極13A、13Bとが重な
った領域には、ゲート電極13A、13Bを酸化して形成した
酸化シリコン膜とメモリ窒化膜17と上面酸化膜18とが形
成され、なお一層ゲート電極13A、13Bとメモリ電極19と
の間の絶縁膜耐圧を向上することができる。
気中で熱処理を行ないゲート電極材料である多結晶シリ
コンからなるゲート電極13A、13Bの表面に酸化シリコン
膜を形成しても良い。この酸化シリコン膜の膜厚はゲー
ト酸化膜12の膜厚より厚く例えば150nm程度形成する。
ゲート電極13A、13Bの表面に酸化シリコン膜を形成する
と、メモリゲート電極19とゲート電極13A、13Bとが重な
った領域には、ゲート電極13A、13Bを酸化して形成した
酸化シリコン膜とメモリ窒化膜17と上面酸化膜18とが形
成され、なお一層ゲート電極13A、13Bとメモリ電極19と
の間の絶縁膜耐圧を向上することができる。
以上の説明においては、ゲート電極材料およびメモリ
ゲート電極材料として多結晶シリコンを用いた例で説明
したが、高融点金属、あるいはシリサイド、あるいはこ
れらの積層膜で構成しても良い。
ゲート電極材料として多結晶シリコンを用いた例で説明
したが、高融点金属、あるいはシリサイド、あるいはこ
れらの積層膜で構成しても良い。
以上のように本発明によれば、次のような効果が得ら
れる。
れる。
（イ）ゲート電極側壁に形成した絶縁膜からなる側壁絶
縁膜下に、第２導電型の低濃度拡散層が形成されている
ため、従来問題であったゲート電極とメモリゲート電極
の間に存在するゲート電極酸化膜下に生じる間隙、いわ
ゆるオフセット部がなくなる。この理由により本発明に
よればドレイン電流の増大が達せられる。
縁膜下に、第２導電型の低濃度拡散層が形成されている
ため、従来問題であったゲート電極とメモリゲート電極
の間に存在するゲート電極酸化膜下に生じる間隙、いわ
ゆるオフセット部がなくなる。この理由により本発明に
よればドレイン電流の増大が達せられる。
（ロ）側壁絶縁膜下に第２導電型の低濃度拡散層を設け
ることによりメモリ特性が向上する。すなわち、メモリ
ゲート電極に正電位を印加した場合、トンネル現象によ
って注入される電子がメモリゲート電極直下だけではな
くドレイン側のゲート電極下のチャネル領域からの電子
も関与するため、よりエンハンス動作となり書き込み幅
が増加する。このため、メモリゲート電極に正電位を印
加する時間が従来と比較して短くなり、書き込み消去時
間が短縮されメモリ特性が向上する。
ることによりメモリ特性が向上する。すなわち、メモリ
ゲート電極に正電位を印加した場合、トンネル現象によ
って注入される電子がメモリゲート電極直下だけではな
くドレイン側のゲート電極下のチャネル領域からの電子
も関与するため、よりエンハンス動作となり書き込み幅
が増加する。このため、メモリゲート電極に正電位を印
加する時間が従来と比較して短くなり、書き込み消去時
間が短縮されメモリ特性が向上する。
（ハ）側壁絶縁膜がゲート電極とメモリゲート電極との
間に存在するため絶縁耐圧が向上する。すなわち、従来
のゲート電極材料である多結晶シリコンを酸化して形成
したシリコン酸化膜より厚く、しかも多結晶シリコンの
結晶粒に絶縁膜の膜厚が影響されないため絶縁膜耐圧が
向上する。
間に存在するため絶縁耐圧が向上する。すなわち、従来
のゲート電極材料である多結晶シリコンを酸化して形成
したシリコン酸化膜より厚く、しかも多結晶シリコンの
結晶粒に絶縁膜の膜厚が影響されないため絶縁膜耐圧が
向上する。
これらの理由により本発明の半導体装置は、信頼性が
高くさらに安定した特性を有するメモリ素子が得られ
る。
高くさらに安定した特性を有するメモリ素子が得られ
る。
第１図（ａ）〜（ｃ）は本発明の実施例の各工程におけ
るチャネル長方向での断面図、第２図（ａ）〜（ｃ）は
従来例の各工程におけるチャネル長方向での断面図であ
る。 13A、13B……ゲート電極、19……メモリゲート電極、20
……ソース、21……ドレイン、23……側壁絶縁膜。
るチャネル長方向での断面図、第２図（ａ）〜（ｃ）は
従来例の各工程におけるチャネル長方向での断面図であ
る。 13A、13B……ゲート電極、19……メモリゲート電極、20
……ソース、21……ドレイン、23……側壁絶縁膜。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 H01L 29/417
Claims (12)
- 【請求項１】第１導電型の半導体基板上にゲート酸化膜
を介して設ける２つのゲート電極と、 上記ゲート電極間の上記半導体基板のメモリ素子領域に
設ける第２導電型の低濃度拡散層と、 上記ゲート電極の側面に形成する側壁絶縁膜と、 上記ゲート電極と上記側壁絶縁膜とをはさんで上記半導
体基板上にメモリ絶縁膜を介して設けるメモリゲート電
極と、 上記ゲート電極および上記メモリゲート電極の整合した
領域の上記半導体基板に設ける第２導電型のソースおよ
びドレインとを有する半導体装置であって、 上記側壁絶縁膜は、上記ゲート電極側面に垂直方向の膜
厚が上記半導体基板に向かうにしたがってしだいに厚く
なるように形成し、 上記ソースおよびドレインは、低濃度拡散層と高濃度拡
散層とからなり、 上記ソースおよびドレインに形成する上記低濃度拡散層
と、上記メモリ素子領域に設ける上記低濃度拡散層と
は、同じ導電型であるとともに同じ不純物濃度層である ことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置であって、 上記ゲート電極と上記メモリ絶縁膜とのあいだに、その
ゲート電極を酸化して形成した酸化シリコン膜を設ける ことを特徴とする半導体装置。 - 【請求項３】第１導電型の半導体基板上にゲート酸化膜
を介して設ける２つのゲート電極と、 上記ゲート電極間の上記半導体基板のメモリ素子領域に
設ける第２導電型の低濃度拡散層と、 上記ゲート電極の側面に形成する側壁絶縁膜と、 上記ゲート電極と上記側壁絶縁膜とをはさんで上記半導
体基板上にメモリゲート絶縁膜とメモリ窒化膜と上面酸
化膜とからなるメモリ絶縁膜を介して設けるメモリゲー
ト電極と、 上記ゲート電極および上記メモリゲート電極の整合した
領域の上記半導体基板に設ける第２導電型のソースおよ
びドレインとを有する半導体装置であって、 上記側壁絶縁膜は、上記ゲート電極側面に垂直方向の膜
厚が上記半導体基板に向かうにしたがってしだいに厚く
なるように形成し、 上記ソースおよびドレインは、低濃度拡散層と高濃度拡
散層とからなり、 上記ソースおよびドレインに形成する上記低濃度拡散層
と、上記メモリ素子領域に設ける上記低濃度拡散層と
は、同じ導電型であるとともに同じ不純物濃度層である ことを特徴とする半導体装置。 - 【請求項４】請求項３記載の半導体装置であって、 上記ゲート電極と上記メモリゲート絶縁膜とのあいだ
に、そのゲート電極を酸化して形成した酸化シリコン膜
を設ける ことを特徴とする半導体装置。 - 【請求項５】上記側壁絶縁膜は、 シリコン窒化膜からなる ことを特徴とする請求項１または３に記載の半導体装
置。 - 【請求項６】第１導電型の半導体基板上に選択酸化法に
よりフィールド酸化膜を形成し、活性化領域を形成する
工程と、 上記活性化領域にゲート酸化膜を形成したのち、全面に
ゲート電極材料を形成し、フォトリソグラフィとエッチ
ングにより上記ゲート電極材料をパターンニングして２
つのゲート電極を形成する工程と、 第２導電型を有する不純物を導入し、２つの上記ゲート
電極のあいだのメモリ素子領域を含む上記半導体基板に
第２導電型の低濃度拡散層を形成する工程と、 全面に絶縁膜を形成する工程と、 上記絶縁膜の異方性エッチングを行うことにより、上記
ゲート電極側面に垂直方向の膜厚が上記半導体基板に向
かうにしたがってしだいに厚くなるように形成する側壁
絶縁膜を形成する工程と、 上記ゲート電極および上記側壁絶縁膜をエッチングマス
クとして使用して、上記ゲート酸化膜を除去し、上記メ
モリ素子領域を開口する工程と、 上記メモリ素子領域にメモリ絶縁膜を形成する工程と、 メモリゲート電極材料を形成しフォトリソグラフィとエ
ッチングにより、そのメモリゲート電極材料をパターン
ニングして、上記メモリ絶縁膜上にメモリゲート電極を
形成する工程と、 上記ゲート電極と上記メモリゲート電極と上記側壁絶縁
膜とを不純物導入のマスクとして使用し、第２導電型を
有する不純物を導入して、高濃度拡散層を形成し、上記
高濃度拡散層と上記低濃度拡散層とからなるソースおよ
びドレインを形成する工程と、 二酸化シリコンを主体とする多層配線用絶縁膜を形成す
る工程と、 フォトリソグラフィとエッチングにより上記多層配線用
絶縁膜にコンタクト窓を形成する工程と、 配線金属を形成する工程とを有する ことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項６に記載の半導体装置の製造方法で
あって、 上記側壁絶縁膜を形成した工程と上記メモリ絶縁膜を形
成する工程とのあいだに、酸化処理を行ない上記ゲート
電極の表面に酸化シリコンを形成する工程を有する ことを特徴とする半導体装置の製造方法。 - 【請求項８】上記ゲート電極の表面に形成する酸化シリ
コンの膜厚は、 上記ゲート酸化膜の膜厚より厚い ことを特徴とする請求項７に記載する半導体装置の製造
方法。 - 【請求項９】第１導電型の半導体基板上に選択酸化法に
よりフィールド酸化膜を形成し、活性化領域を形成する
工程と、 上記活性化領域にゲート酸化膜を形成したのち、全面に
ゲート電極材料を形成し、フォトリソグラフィとエッチ
ングにより上記ゲート電極材料をパターンニングして２
つのゲート電極を形成する工程と、 第２導電型を有する不純物を導入し、２つの上記ゲート
電極のあいだのメモリ素子領域を含む上記半導体基板に
第２導電型の低濃度拡散層を形成する工程と、全面に絶
縁膜を形成する工程と、 上記絶縁膜の異方性エッチングを行うことにより、上記
ゲート電極側面に垂直方向の膜厚が上記半導体基板に向
かうにしたがってしだいに厚くなるように形成する側壁
絶縁膜を形成する工程と、 上記ゲート電極および上記側壁絶縁膜をエッチングマス
クとして使用して、上記ゲート酸化膜を除去し、上記メ
モリ素子領域を開口する工程と、 上記メモリ素子領域に、二酸化シリコン膜からなるメモ
リゲート絶縁膜を形成し、そのメモリゲート絶縁膜上に
メモり窒化膜を形成し、酸化性雰囲気中でそのメモリ窒
化膜を酸化して二酸化シリコン膜からなる上面酸化膜を
形成することによってメモリ絶縁膜を形成する工程と、 メモリゲート電極材料を形成しフォトリソグラフィとエ
ッチングにより、そのメモリゲート電極材料をパターン
ニングして、上記メモリ絶縁膜上にメモリゲート電極を
形成する工程と、 上記ゲート電極およびメモリゲート電極をマスクとして
第２導電型を有する不純物を導入してソースおよびドレ
インを形成する工程と、 二酸化シリコンを主体とする多層配線用絶縁膜を形成す
る工程と、 フォトリソグラフィとエッチングにより上記多層配線用
絶縁膜にコンタクト窓を形成する工程と、 配線金属を形成する工程とを有する ことを特徴とする半導体装置の製造方法。 - 【請求項１０】請求項９に記載の半導体装置の製造方法
であって、 上記側壁絶縁膜を形成した工程とメモリゲート絶縁膜を
形成する工程とのあいだに、酸化処理を行ない上記ゲー
ト電極の表面に酸化シリコンを形成する工程を有する ことを特徴とする半導体装置の製造方法。 - 【請求項１１】上記ゲート電極の表面に形成する酸化シ
リコンの膜厚は、 上記ゲート酸化膜の膜厚より厚い ことを特徴とする請求項10に記載する半導体装置の製造
方法。 - 【請求項１２】上記側壁絶縁膜は、 シリコン窒化膜からなる ことを特徴とする請求項６または９に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274905A JP2950557B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274905A JP2950557B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH03138982A JPH03138982A (ja) | 1991-06-13 |
| JP2950557B2 true JP2950557B2 (ja) | 1999-09-20 |
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| JP (1) | JP2950557B2 (ja) |
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|---|---|---|---|---|
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| KR100518595B1 (ko) * | 2003-09-09 | 2005-10-04 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| KR100518594B1 (ko) * | 2003-09-09 | 2005-10-04 | 삼성전자주식회사 | 로컬 ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조방법 |
-
1989
- 1989-10-24 JP JP1274905A patent/JP2950557B2/ja not_active Expired - Fee Related
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