JP3039200B2 - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ型のＭＯＳトラン
ジスタおよびその製造方法に関する。
ジスタおよびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの断面図である図６
を参照すると、通常のＬＤＤ型のＭＯＳトランジスタ
は、Ｐ型シリコン基板２０１と、このＰ型シリコン基板
２０１表面を覆うゲート酸化膜２０２と、ゲート酸化膜
２０２を介してシリコン基板２０１上に形成されたゲー
ト電極２０６ａと、一対のＮ- 型ソース・ドレイン領域
２０４ａと、一対のＮ+ 型ソース・ドレイン領域２０７
ａとからなる。ゲート電極２０６ａの側面には所定幅の
酸化シリコン膜スペーサ２０９が設けられている。Ｎ-
型ソース・ドレイン領域２０４ａとＮ+ 型ソース・ドレ
イン領域２０７ａとは、それぞれゲート電極２０６ａと
酸化シリコン膜スペーサ２０９とに対して自己整合的
に、シリコン基板２０１表面に設けられている。このよ
うな構造の採用により、ドレイン領域近傍の電界が弱め
られ、ホットキャリアに対するトランジスタの信頼性が
高められる。この構造のトランジスタでは、ゲート電極
２０６ａの不純物濃度は一様であり、このゲート電極２
０６ａはＬＤＤ領域（Ｎ- 型ソース・ドレイン領域２０
４ａ）を完全には覆っていない。
を参照すると、通常のＬＤＤ型のＭＯＳトランジスタ
は、Ｐ型シリコン基板２０１と、このＰ型シリコン基板
２０１表面を覆うゲート酸化膜２０２と、ゲート酸化膜
２０２を介してシリコン基板２０１上に形成されたゲー
ト電極２０６ａと、一対のＮ- 型ソース・ドレイン領域
２０４ａと、一対のＮ+ 型ソース・ドレイン領域２０７
ａとからなる。ゲート電極２０６ａの側面には所定幅の
酸化シリコン膜スペーサ２０９が設けられている。Ｎ-
型ソース・ドレイン領域２０４ａとＮ+ 型ソース・ドレ
イン領域２０７ａとは、それぞれゲート電極２０６ａと
酸化シリコン膜スペーサ２０９とに対して自己整合的
に、シリコン基板２０１表面に設けられている。このよ
うな構造の採用により、ドレイン領域近傍の電界が弱め
られ、ホットキャリアに対するトランジスタの信頼性が
高められる。この構造のトランジスタでは、ゲート電極
２０６ａの不純物濃度は一様であり、このゲート電極２
０６ａはＬＤＤ領域（Ｎ- 型ソース・ドレイン領域２０
４ａ）を完全には覆っていない。
【０００３】このＮ- 型ソース・ドレイン領域２０４ａ
は不純物濃度が低いために抵抗が高く、ドレイン電流を
減少させる原因となる。この問題を解決する種々の方法
が提案されている。
は不純物濃度が低いために抵抗が高く、ドレイン電流を
減少させる原因となる。この問題を解決する種々の方法
が提案されている。
【０００４】ＭＯＳトランジスタの断面図である図７を
参照すると、１９８５年開催のアイ・イー・ディー・エ
ムのテクニカル−ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ，１９８５）の第２５０頁〜第
２５３頁の報告（第１の方法）では、Ｎ- 型ソース・ド
レイン領域２０４ｂを覆うゲート電極２０６ｂを設ける
ことにより、このＮ- 型ソース・ドレイン領域２０４ｂ
表面に蓄積層を形成しやすくしてＮ- 型ソース・ドレイ
ン領域２０４ｂの抵抗を低減している。このＭＯＳトラ
ンジスタでは、Ｎ+ 型ソース・ドレイン領域２０７ｂ
は、ゲート電極２０６ｂに自己整合的に、Ｐ型シリコン
基板２０１表面に形成されている。
参照すると、１９８５年開催のアイ・イー・ディー・エ
ムのテクニカル−ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ，１９８５）の第２５０頁〜第
２５３頁の報告（第１の方法）では、Ｎ- 型ソース・ド
レイン領域２０４ｂを覆うゲート電極２０６ｂを設ける
ことにより、このＮ- 型ソース・ドレイン領域２０４ｂ
表面に蓄積層を形成しやすくしてＮ- 型ソース・ドレイ
ン領域２０４ｂの抵抗を低減している。このＭＯＳトラ
ンジスタでは、Ｎ+ 型ソース・ドレイン領域２０７ｂ
は、ゲート電極２０６ｂに自己整合的に、Ｐ型シリコン
基板２０１表面に形成されている。
【０００５】また、ＭＯＳトランジスタの断面図である
図８を参照すると、１９８９年開催のアイ・イー・ディ
ー・エムのテクニカル−ダイジェスト（ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，１９８９）の第６１３
頁〜第６１６頁の報告（第２の方法）では、ゲート電極
２０６ａａの側面には、酸化シリコン膜スペーサ２０９
（図６参照）の代りにこれより誘電率の高い窒化シリコ
ン膜スペーサ２１９が採用されている。この窒化シリコ
ン膜スペーサ２１９直下に形成されたＮ- 型ソース・ド
レイン領域２０４ａａ表面は蓄積層が形成されやするな
り、Ｎ- 型ソース・ドレイン領域２０４ａａの抵抗が低
減されやすくなる。
図８を参照すると、１９８９年開催のアイ・イー・ディ
ー・エムのテクニカル−ダイジェスト（ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，１９８９）の第６１３
頁〜第６１６頁の報告（第２の方法）では、ゲート電極
２０６ａａの側面には、酸化シリコン膜スペーサ２０９
（図６参照）の代りにこれより誘電率の高い窒化シリコ
ン膜スペーサ２１９が採用されている。この窒化シリコ
ン膜スペーサ２１９直下に形成されたＮ- 型ソース・ド
レイン領域２０４ａａ表面は蓄積層が形成されやするな
り、Ｎ- 型ソース・ドレイン領域２０４ａａの抵抗が低
減されやすくなる。
【０００６】さらにまた、ＭＯＳトランジスタの断面図
である図９を参照すると、１９９２年シンポジューム−
オン−ブイ・エル・エス・アイ−テクノロジィー，第９
０頁〜第９１頁（１９９２ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．９０−９
１）の報告（第３の方法）のＭＯＳトランジスタでは、
表面が酸化シリコン膜２１２に覆われたゲート電極２０
６ａｂの側面に、ノンドープド多結晶シリコン膜スペー
サ２２９が設けられている。この構造により、このノン
ドープド多結晶シリコン膜スペーサ２２９のみかけ上の
誘電率が上昇し、このＮ- 型ソース・ドレイン領域２０
４ａｂ表面に蓄積層が形成されやすくなり、Ｎ- 型ソー
ス・ドレイン領域２０４ａｂの抵抗が低減しやすくな
る。
である図９を参照すると、１９９２年シンポジューム−
オン−ブイ・エル・エス・アイ−テクノロジィー，第９
０頁〜第９１頁（１９９２ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．９０−９
１）の報告（第３の方法）のＭＯＳトランジスタでは、
表面が酸化シリコン膜２１２に覆われたゲート電極２０
６ａｂの側面に、ノンドープド多結晶シリコン膜スペー
サ２２９が設けられている。この構造により、このノン
ドープド多結晶シリコン膜スペーサ２２９のみかけ上の
誘電率が上昇し、このＮ- 型ソース・ドレイン領域２０
４ａｂ表面に蓄積層が形成されやすくなり、Ｎ- 型ソー
ス・ドレイン領域２０４ａｂの抵抗が低減しやすくな
る。
【０００７】
【発明が解決しようとする課題】Ｎ- 型ソース・ドレイ
ン領域のみかけ上の抵抗の低減という点では、上記第
１，第２および第３の方法は、それぞれ有効である。し
かしながら、第１の方法では、ゲート電極２０６ｂとＮ
- 型ソース・ドレイン領域２０４ｂとの間の容量が大き
くなるという問題がある。また、上記第２の方法では、
窒化シリコン膜スペーサ２１９が多くのトラップ準位を
持つため、信頼性の点で問題が残る。さらにまた、上記
第３の方法では、ノンドープド多結晶シリコン膜スペー
サ２２９が特定の電極（もしくは配線）に接続されてい
ないため、このノンドープド多結晶シリコン膜スペーサ
２２９の電位がフローティング状態になり、動作が不安
定になるという問題がある。
ン領域のみかけ上の抵抗の低減という点では、上記第
１，第２および第３の方法は、それぞれ有効である。し
かしながら、第１の方法では、ゲート電極２０６ｂとＮ
- 型ソース・ドレイン領域２０４ｂとの間の容量が大き
くなるという問題がある。また、上記第２の方法では、
窒化シリコン膜スペーサ２１９が多くのトラップ準位を
持つため、信頼性の点で問題が残る。さらにまた、上記
第３の方法では、ノンドープド多結晶シリコン膜スペー
サ２２９が特定の電極（もしくは配線）に接続されてい
ないため、このノンドープド多結晶シリコン膜スペーサ
２２９の電位がフローティング状態になり、動作が不安
定になるという問題がある。
【０００８】本発明の目的は、ゲート電極とドレイン領
域との間の容量を上昇させることなく、高い信頼性と安
定な動作とを有して、ＬＤＤ領域のみかけ上の抵抗を低
減することが可能なＬＤＤ型のＭＯＳトランジスタと、
その製造方法とを提供することにある。
域との間の容量を上昇させることなく、高い信頼性と安
定な動作とを有して、ＬＤＤ領域のみかけ上の抵抗を低
減することが可能なＬＤＤ型のＭＯＳトランジスタと、
その製造方法とを提供することにある。
【０００９】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタの第１の態様は、主表面が選択的にゲート絶縁膜に
覆われた一導電型のシリコン基板と、第１の所定幅を有
し，上記ゲート絶縁膜を介して上記シリコン基板上に設
けられた高濃度の逆導電型の第１の多結晶シリコン膜
と、上層の部分が高濃度の逆導電型で底面近傍の領域が
低濃度の逆導電型であり，第２の所定幅を有してこの第
１の多結晶シリコン膜の側面に接続し，上記ゲート絶縁
膜を介して上記シリコン基板上に設けられた第２の多結
晶シリコン膜とからなるゲート電極と、上記第１の所定
幅と等しい間隔を有し，端部が上記第１の多結晶シリコ
ン膜の端部に概略一致して上記シリコン基板の主表面に
設けられた低濃度の逆導電型の一対の第１の拡散層と、
端部が上記第２の多結晶シリコン膜の端部に概略一致
し，上記第１の拡散層と接続して上記シリコン基板の主
表面に設けられた高濃度の逆導電型の一対の第２の拡散
層とからなるソース・ドレイン領域とを具備する。好ま
しくは、上記ゲート電極の上面に設けられた第１のシリ
サイド層と、上記第２の多結晶シリコン膜の側面に接続
して設けられた絶縁膜スペーサと、上記絶縁膜スペーサ
に覆われない部分の上記第２の拡散層の表面に接続して
設けられた第２のシリサイド層とを有する。
スタの第１の態様は、主表面が選択的にゲート絶縁膜に
覆われた一導電型のシリコン基板と、第１の所定幅を有
し，上記ゲート絶縁膜を介して上記シリコン基板上に設
けられた高濃度の逆導電型の第１の多結晶シリコン膜
と、上層の部分が高濃度の逆導電型で底面近傍の領域が
低濃度の逆導電型であり，第２の所定幅を有してこの第
１の多結晶シリコン膜の側面に接続し，上記ゲート絶縁
膜を介して上記シリコン基板上に設けられた第２の多結
晶シリコン膜とからなるゲート電極と、上記第１の所定
幅と等しい間隔を有し，端部が上記第１の多結晶シリコ
ン膜の端部に概略一致して上記シリコン基板の主表面に
設けられた低濃度の逆導電型の一対の第１の拡散層と、
端部が上記第２の多結晶シリコン膜の端部に概略一致
し，上記第１の拡散層と接続して上記シリコン基板の主
表面に設けられた高濃度の逆導電型の一対の第２の拡散
層とからなるソース・ドレイン領域とを具備する。好ま
しくは、上記ゲート電極の上面に設けられた第１のシリ
サイド層と、上記第２の多結晶シリコン膜の側面に接続
して設けられた絶縁膜スペーサと、上記絶縁膜スペーサ
に覆われない部分の上記第２の拡散層の表面に接続して
設けられた第２のシリサイド層とを有する。
【００１０】本発明のＭＯＳトランジスタの第２の態様
は、主表面が選択的にゲート絶縁膜に覆われた一導電型
のシリコン基板と、第１の所定幅を有し，上記ゲート絶
縁膜を介して上記シリコン基板上に設けられた高濃度の
逆導電型の第１の多結晶シリコン膜と、第２の所定幅を
有してこの第１の多結晶シリコン膜の側面に接続し，上
記ゲート絶縁膜を介して上記シリコン基板上に設けられ
た低濃度の逆導電型の第２の多結晶シリコン膜とからな
るゲート電極と、上記第１の所定幅と等しい間隔を有
し，端部が上記第１の多結晶シリコン膜の端部に概略一
致して上記シリコン基板の主表面に設けられた低濃度の
逆導電型の一対の第１の拡散層と、端部が上記第２の多
結晶シリコン膜の端部に概略一致し，上記第１の拡散層
と接続して上記シリコン基板の主表面に設けられた高濃
度の逆導電型の一対の第２の拡散層とからなるソース・
ドレイン領域と、上記ゲート電極の上面に設けられた第
１のシリサイド層と、上記第２の多結晶シリコン膜の側
面に接続して設けられた絶縁膜スペーサと、上記絶縁膜
スペーサに覆われない部分の上記第２の拡散層の表面に
接続して設けられた第２のシリサイド層とを有する。
は、主表面が選択的にゲート絶縁膜に覆われた一導電型
のシリコン基板と、第１の所定幅を有し，上記ゲート絶
縁膜を介して上記シリコン基板上に設けられた高濃度の
逆導電型の第１の多結晶シリコン膜と、第２の所定幅を
有してこの第１の多結晶シリコン膜の側面に接続し，上
記ゲート絶縁膜を介して上記シリコン基板上に設けられ
た低濃度の逆導電型の第２の多結晶シリコン膜とからな
るゲート電極と、上記第１の所定幅と等しい間隔を有
し，端部が上記第１の多結晶シリコン膜の端部に概略一
致して上記シリコン基板の主表面に設けられた低濃度の
逆導電型の一対の第１の拡散層と、端部が上記第２の多
結晶シリコン膜の端部に概略一致し，上記第１の拡散層
と接続して上記シリコン基板の主表面に設けられた高濃
度の逆導電型の一対の第２の拡散層とからなるソース・
ドレイン領域と、上記ゲート電極の上面に設けられた第
１のシリサイド層と、上記第２の多結晶シリコン膜の側
面に接続して設けられた絶縁膜スペーサと、上記絶縁膜
スペーサに覆われない部分の上記第２の拡散層の表面に
接続して設けられた第２のシリサイド層とを有する。
【００１１】本発明のＭＯＳトランジスタの製造方法の
第１の態様は、一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、このゲート絶縁膜上に
第１の所定幅を有する高濃度の逆導電型の第１の多結晶
シリコン膜を形成する工程と、上記第１の多結晶シリコ
ン膜をマスクにしたイオン注入法により上記第１の多結
晶シリコン膜に自己整合的に上記一導電型のシリコン基
板の主表面に低濃度の逆導電型の一対の第１の拡散層を
形成する工程と、第２の所定幅に等しい膜厚を有する低
濃度の逆導電型の第２の多結晶シリコン膜を選択成長法
により上記第１の多結晶シリコン膜の表面に形成する工
程と、上記第２の多結晶シリコン膜をマスクにしたイオ
ン注入法により上記第２の多結晶シリコン膜に自己整合
的に上記一導電型のシリコン基板の主表面に高濃度の逆
導電型の一対の第２の拡散層を形成する工程とを具備す
る。
第１の態様は、一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、このゲート絶縁膜上に
第１の所定幅を有する高濃度の逆導電型の第１の多結晶
シリコン膜を形成する工程と、上記第１の多結晶シリコ
ン膜をマスクにしたイオン注入法により上記第１の多結
晶シリコン膜に自己整合的に上記一導電型のシリコン基
板の主表面に低濃度の逆導電型の一対の第１の拡散層を
形成する工程と、第２の所定幅に等しい膜厚を有する低
濃度の逆導電型の第２の多結晶シリコン膜を選択成長法
により上記第１の多結晶シリコン膜の表面に形成する工
程と、上記第２の多結晶シリコン膜をマスクにしたイオ
ン注入法により上記第２の多結晶シリコン膜に自己整合
的に上記一導電型のシリコン基板の主表面に高濃度の逆
導電型の一対の第２の拡散層を形成する工程とを具備す
る。
【００１２】本発明のＭＯＳトランジスタの製造方法の
第２の態様は、一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、このゲート絶縁膜上に
第１の所定幅を有し，所定膜厚を有する高濃度の逆導電
型の第１の多結晶シリコン膜を形成する工程と、上記第
１の多結晶シリコン膜をマスクにしたイオン注入法によ
り上記第１の多結晶シリコン膜に自己整合的に上記一導
電型のシリコン基板の主表面に低濃度の逆導電型の一対
の第１の拡散層を形成する工程と、第２の所定幅に等し
い膜厚を有して上記第１の多結晶シリコン膜の表面を覆
う低濃度の逆導電型の第２の多結晶シリコン膜を全面に
形成する工程と、上記第１の多結晶シリコン膜の上面が
露出するまで上記第２の多結晶シリコン膜のエッチバッ
クを行なって上記第１の多結晶シリコン膜のそれぞれの
側面にのみに第２の所定幅を有する上記第２の多結晶シ
リコン膜を残置する工程と、上記第１の多結晶シリコン
膜および上記残置された第２の多結晶シリコン膜をマス
クにしたイオン注入法により上記残置された第２の多結
晶シリコン膜に自己整合的に上記一導電型のシリコン基
板の主表面に高濃度の逆導電型の一対の第２の拡散層を
形成する工程とを具備する。
第２の態様は、一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、このゲート絶縁膜上に
第１の所定幅を有し，所定膜厚を有する高濃度の逆導電
型の第１の多結晶シリコン膜を形成する工程と、上記第
１の多結晶シリコン膜をマスクにしたイオン注入法によ
り上記第１の多結晶シリコン膜に自己整合的に上記一導
電型のシリコン基板の主表面に低濃度の逆導電型の一対
の第１の拡散層を形成する工程と、第２の所定幅に等し
い膜厚を有して上記第１の多結晶シリコン膜の表面を覆
う低濃度の逆導電型の第２の多結晶シリコン膜を全面に
形成する工程と、上記第１の多結晶シリコン膜の上面が
露出するまで上記第２の多結晶シリコン膜のエッチバッ
クを行なって上記第１の多結晶シリコン膜のそれぞれの
側面にのみに第２の所定幅を有する上記第２の多結晶シ
リコン膜を残置する工程と、上記第１の多結晶シリコン
膜および上記残置された第２の多結晶シリコン膜をマス
クにしたイオン注入法により上記残置された第２の多結
晶シリコン膜に自己整合的に上記一導電型のシリコン基
板の主表面に高濃度の逆導電型の一対の第２の拡散層を
形成する工程とを具備する。
【００１３】
【作用】本発明のＬＤＤ型のＭＯＳトランジスタにおい
ては、側壁に特殊な材料や２層構造を用いることなく、
ＬＤＤ領域に誘起される電荷を増加することでトランジ
スタのドレイン電流を増大させる一方、低濃度のゲート
電極部に空乏層を形成させることで寄生容量の増加を防
止する。また、（ノンドープド）多結晶シリコン膜スペ
ーサの場合と異なり、低濃度のゲート電極部は高濃度の
ゲート電極部と電気的に直接に接続されているため、動
作が安定している。
ては、側壁に特殊な材料や２層構造を用いることなく、
ＬＤＤ領域に誘起される電荷を増加することでトランジ
スタのドレイン電流を増大させる一方、低濃度のゲート
電極部に空乏層を形成させることで寄生容量の増加を防
止する。また、（ノンドープド）多結晶シリコン膜スペ
ーサの場合と異なり、低濃度のゲート電極部は高濃度の
ゲート電極部と電気的に直接に接続されているため、動
作が安定している。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】ＭＯＳトランジスタの断面図である図１を
参照すると、本発明の関連技術によるＭＯＳトランジス
タはＮチャネル型のＬＤＤ型のＭＯＳトランジスタであ
る。このＭＯＳトランジスタは、Ｐ型シリコン基板１０
１と、このＰ型シリコン基板１０１表面を覆うゲート酸
化膜１０２と、ゲート酸化膜１０２を介してシリコン基
板１０１上に形成されたゲート電極１０６と、一対のＮ
- 型ソース・ドレイン領域１０４と、一対のＮ+ 型ソー
ス・ドレイン領域１０７とからなる。このゲート電極１
０６は、第１の所定幅（ゲート長）を有するＮ+ 型多結
晶シリコン膜１０３ａと、第２の所定幅を有してＮ+ 型
多結晶シリコン膜１０３ａの側面に接続して設けられた
Ｎ- 型多結晶シリコン膜１０５ｃとからなる。Ｎ+ 型多
結晶シリコン膜１０３ａおよびＮ- 型多結晶シリコン膜
１０５ｃの不純物濃度は、それぞれ１×１０20ｃｍ-3程
度および１×１０18ｃｍ-3程度であることが望ましい。
上記Ｎ- 型ソース・ドレイン領域１０４と上記Ｎ+ 型ソ
ース・ドレイン領域１０７とは、それぞれＮ- 型多結晶
シリコン膜１０５ｃ（ゲート電極１０６）とＮ+ 型多結
晶シリコン膜１０３ａとに対して自己整合的に、シリコ
ン基板１０１表面に設けられている。それぞれゲート酸
化膜１０２を介して、このトランジスタのチャネル領域
上には高濃度のゲート電極部であるＮ+ 型多結晶シリコ
ン膜１０３ａが設けられ、ＬＤＤ領域（Ｎ- 型ソース・
ドレイン領域１０４）上には低濃度のゲート電極部であ
るＮ- 型多結晶シリコン膜１０５ｃが設けられている。
参照すると、本発明の関連技術によるＭＯＳトランジス
タはＮチャネル型のＬＤＤ型のＭＯＳトランジスタであ
る。このＭＯＳトランジスタは、Ｐ型シリコン基板１０
１と、このＰ型シリコン基板１０１表面を覆うゲート酸
化膜１０２と、ゲート酸化膜１０２を介してシリコン基
板１０１上に形成されたゲート電極１０６と、一対のＮ
- 型ソース・ドレイン領域１０４と、一対のＮ+ 型ソー
ス・ドレイン領域１０７とからなる。このゲート電極１
０６は、第１の所定幅（ゲート長）を有するＮ+ 型多結
晶シリコン膜１０３ａと、第２の所定幅を有してＮ+ 型
多結晶シリコン膜１０３ａの側面に接続して設けられた
Ｎ- 型多結晶シリコン膜１０５ｃとからなる。Ｎ+ 型多
結晶シリコン膜１０３ａおよびＮ- 型多結晶シリコン膜
１０５ｃの不純物濃度は、それぞれ１×１０20ｃｍ-3程
度および１×１０18ｃｍ-3程度であることが望ましい。
上記Ｎ- 型ソース・ドレイン領域１０４と上記Ｎ+ 型ソ
ース・ドレイン領域１０７とは、それぞれＮ- 型多結晶
シリコン膜１０５ｃ（ゲート電極１０６）とＮ+ 型多結
晶シリコン膜１０３ａとに対して自己整合的に、シリコ
ン基板１０１表面に設けられている。それぞれゲート酸
化膜１０２を介して、このトランジスタのチャネル領域
上には高濃度のゲート電極部であるＮ+ 型多結晶シリコ
ン膜１０３ａが設けられ、ＬＤＤ領域（Ｎ- 型ソース・
ドレイン領域１０４）上には低濃度のゲート電極部であ
るＮ- 型多結晶シリコン膜１０５ｃが設けられている。
【００１６】ＭＯＳトランジスタの動作を説明するため
の断面模式図である図２を参照すると、上記関連技術に
よるＭＯＳトランジスタの構造では、ゲート電極１０６
に正の電圧が印加された場合、次のようになる。ゲート
酸化膜１０２とＮ- 型ソース・ドレイン領域１０４との
界面近傍のＮ- 型ソース・ドレイン領域１０４には、蓄
積層１１４が形成される。また、Ｎ- 型多結晶シリコン
膜１０５ｃとゲート酸化膜１０２との界面近傍のＮ- 型
多結晶シリコン膜１０５ｃには、空乏層１１５が形成さ
れる。蓄積層１１４の形成により、ＬＤＤ領域（この場
合、蓄積層１１４とＮ- 型ソース・ドレイン領域１０４
とからなる）が低抵抗化され、ドレイン電流が増加す
る。また、空乏層１１５の形成により、ゲート電極とド
レイン領域との間の寄生容量の増大が抑制される。さら
にまた本関連技術によるＭＯＳトランジスタの構造で
は、低濃度のゲート電極部であるＮ- 型多結晶シリコン
膜１０５ｃは高濃度のゲート電極部であるＮ+ 型多結晶
シリコン膜１０３ａに電気的に接続されているため、動
作が不安定になることはない。
の断面模式図である図２を参照すると、上記関連技術に
よるＭＯＳトランジスタの構造では、ゲート電極１０６
に正の電圧が印加された場合、次のようになる。ゲート
酸化膜１０２とＮ- 型ソース・ドレイン領域１０４との
界面近傍のＮ- 型ソース・ドレイン領域１０４には、蓄
積層１１４が形成される。また、Ｎ- 型多結晶シリコン
膜１０５ｃとゲート酸化膜１０２との界面近傍のＮ- 型
多結晶シリコン膜１０５ｃには、空乏層１１５が形成さ
れる。蓄積層１１４の形成により、ＬＤＤ領域（この場
合、蓄積層１１４とＮ- 型ソース・ドレイン領域１０４
とからなる）が低抵抗化され、ドレイン電流が増加す
る。また、空乏層１１５の形成により、ゲート電極とド
レイン領域との間の寄生容量の増大が抑制される。さら
にまた本関連技術によるＭＯＳトランジスタの構造で
は、低濃度のゲート電極部であるＮ- 型多結晶シリコン
膜１０５ｃは高濃度のゲート電極部であるＮ+ 型多結晶
シリコン膜１０３ａに電気的に接続されているため、動
作が不安定になることはない。
【００１７】ＭＯＳトランジスタと製造工程の断面図で
ある図３を参照すると、上記関連技術によるＭＯＳトラ
ンジスタは、以下のように形成される。
ある図３を参照すると、上記関連技術によるＭＯＳトラ
ンジスタは、以下のように形成される。
【００１８】まず、Ｐ型シリコン基板１０１表面を選択
的に覆うゲート酸化膜が形成され、Ｎ+ 型多結晶シリコ
ン膜１０３が形成される〔図３（ａ）〕。このＮ+ 型多
結晶シリコン膜１０３のＮ+ 型化は、ノンドープド多結
晶シリコン膜を堆積してからこのノンドープド多結晶シ
リコン膜にＮ型の不純物を拡散もしくはイオン注入によ
り導入するか、多結晶シリコン膜を成長しながらドーピ
ングする。
的に覆うゲート酸化膜が形成され、Ｎ+ 型多結晶シリコ
ン膜１０３が形成される〔図３（ａ）〕。このＮ+ 型多
結晶シリコン膜１０３のＮ+ 型化は、ノンドープド多結
晶シリコン膜を堆積してからこのノンドープド多結晶シ
リコン膜にＮ型の不純物を拡散もしくはイオン注入によ
り導入するか、多結晶シリコン膜を成長しながらドーピ
ングする。
【００１９】次に、Ｎ+ 型多結晶シリコン膜１０３がパ
ターニングされ、第１の所定幅を有するＮ+ 型多結晶シ
リコン膜１０３ａが形成される。このＮ+ 型多結晶シリ
コン膜１０３ａをマスクにしたイオン注入により、Ｐ型
シリコン基板１０１表面にＮ+ 型多結晶シリコン膜１０
３ａに自己整合的なＮ- 型ソース・ドレイン領域１０４
が形成される〔図３（ｂ）〕。
ターニングされ、第１の所定幅を有するＮ+ 型多結晶シ
リコン膜１０３ａが形成される。このＮ+ 型多結晶シリ
コン膜１０３ａをマスクにしたイオン注入により、Ｐ型
シリコン基板１０１表面にＮ+ 型多結晶シリコン膜１０
３ａに自己整合的なＮ- 型ソース・ドレイン領域１０４
が形成される〔図３（ｂ）〕。
【００２０】次に、Ｎ+ 型多結晶シリコン膜１０３ａの
表面には、第２の所定幅と同じ値の膜厚を有するＮ- 型
多結晶シリコン膜１０５ａが選択的に形成される〔図３
（ｃ）〕。このＮ- 型多結晶シリコン膜１０５ａの形成
方法はシリコン基板の露出面に単結晶シリコン膜を選択
的にエピタキシャル成長させる条件と同じであり、例え
ば、ジクロールシランがソースガス，水素ガスが還元剤
（およびキャリアガス），成長温度が８００℃程度，お
よび真空度が１００Ｔｏｒｒ程度の条件で行なわれる。
上記選択成長の時点で例えばホスフィン等が添加されて
このＮ- 型多結晶シリコン膜１０５ａのＮ- 型化が行な
われるならば、このＮ- 型多結晶シリコン膜１０５ａの
Ｎ型不純物の濃度分布は一様になる。
表面には、第２の所定幅と同じ値の膜厚を有するＮ- 型
多結晶シリコン膜１０５ａが選択的に形成される〔図３
（ｃ）〕。このＮ- 型多結晶シリコン膜１０５ａの形成
方法はシリコン基板の露出面に単結晶シリコン膜を選択
的にエピタキシャル成長させる条件と同じであり、例え
ば、ジクロールシランがソースガス，水素ガスが還元剤
（およびキャリアガス），成長温度が８００℃程度，お
よび真空度が１００Ｔｏｒｒ程度の条件で行なわれる。
上記選択成長の時点で例えばホスフィン等が添加されて
このＮ- 型多結晶シリコン膜１０５ａのＮ- 型化が行な
われるならば、このＮ- 型多結晶シリコン膜１０５ａの
Ｎ型不純物の濃度分布は一様になる。
【００２１】続いて、上記Ｎ- 型多結晶シリコン膜１０
５ａをマスクにしたイオン注入により、Ｐ型シリコン基
板１０１表面にＮ+ 型ソース・ドレイン領域１０７が形
成される。これと同時に、Ｎ- 型多結晶シリコン膜１０
５ａは、その上層の部分がＮ+ 型多結晶シリコン膜１１
３に変換され、さらにＮ- 型多結晶シリコン膜１０５ｃ
が残置される。結果として、上記Ｎ+ 型ソース・ドレイ
ン領域１０７はこのＮ- 型多結晶シリコン膜１０５ｃに
対して自己整合的になる〔図３（ｄ）〕。なお、このイ
オン注入に際して、形成されたＮ+ 型多結晶シリコン膜
１１３が直接にゲート酸化膜１０２と接触しないよう
に、すなわち注入された不純物がゲート電極とゲート酸
化膜１０２との界面に達しないように、注入エネルギー
を設定することが必要である。
５ａをマスクにしたイオン注入により、Ｐ型シリコン基
板１０１表面にＮ+ 型ソース・ドレイン領域１０７が形
成される。これと同時に、Ｎ- 型多結晶シリコン膜１０
５ａは、その上層の部分がＮ+ 型多結晶シリコン膜１１
３に変換され、さらにＮ- 型多結晶シリコン膜１０５ｃ
が残置される。結果として、上記Ｎ+ 型ソース・ドレイ
ン領域１０７はこのＮ- 型多結晶シリコン膜１０５ｃに
対して自己整合的になる〔図３（ｄ）〕。なお、このイ
オン注入に際して、形成されたＮ+ 型多結晶シリコン膜
１１３が直接にゲート酸化膜１０２と接触しないよう
に、すなわち注入された不純物がゲート電極とゲート酸
化膜１０２との界面に達しないように、注入エネルギー
を設定することが必要である。
【００２２】引き続いて、上記Ｎ+ 型多結晶シリコン膜
１０３ａの表面が露出するまで、多結晶シリコン膜のエ
ッチバックが行なわれ、Ｎ+ 型多結晶シリコン膜１０３
ａとＮ- 型多結晶シリコン膜１０５ｃとからなるゲート
電極１０６が形成される〔図３（ｅ）〕。
１０３ａの表面が露出するまで、多結晶シリコン膜のエ
ッチバックが行なわれ、Ｎ+ 型多結晶シリコン膜１０３
ａとＮ- 型多結晶シリコン膜１０５ｃとからなるゲート
電極１０６が形成される〔図３（ｅ）〕。
【００２３】ＭＯＳトランジスタの製造工程の断面図で
ある図４を参照すると、本発明の第１の実施例のＭＯＳ
トランジスタは、以下のように形成される。
ある図４を参照すると、本発明の第１の実施例のＭＯＳ
トランジスタは、以下のように形成される。
【００２４】まず、上記関連技術によるＭＯＳトランジ
スタと同様にＰ型シリコン基板１０１表面を選択的に覆
うゲート酸化膜が形成された後、所定膜厚を有するＮ+
型多結晶シリコン膜（図示せず）が全面に形成され、こ
のＮ+ 型多結晶シリコン膜がパターニングされて第１の
所定幅を有するＮ+ 型多結晶シリコン膜１２３が形成さ
れる。次に、このＮ+ 型多結晶シリコン膜１２３をマス
クにしたイオン注入により、Ｐ型シリコン基板１０１表
面にＮ+ 型多結晶シリコン膜１２３に自己整合的なＮ-
型ソース・ドレイン領域１０４が形成される。次に、全
面に、第２の所定幅と同じ値の膜厚を有するＮ- 型多結
晶シリコン膜１２５ａが形成される〔図４（ａ）〕。
スタと同様にＰ型シリコン基板１０１表面を選択的に覆
うゲート酸化膜が形成された後、所定膜厚を有するＮ+
型多結晶シリコン膜（図示せず）が全面に形成され、こ
のＮ+ 型多結晶シリコン膜がパターニングされて第１の
所定幅を有するＮ+ 型多結晶シリコン膜１２３が形成さ
れる。次に、このＮ+ 型多結晶シリコン膜１２３をマス
クにしたイオン注入により、Ｐ型シリコン基板１０１表
面にＮ+ 型多結晶シリコン膜１２３に自己整合的なＮ-
型ソース・ドレイン領域１０４が形成される。次に、全
面に、第２の所定幅と同じ値の膜厚を有するＮ- 型多結
晶シリコン膜１２５ａが形成される〔図４（ａ）〕。
【００２５】続いて、Ｎ+ 型多結晶シリコン膜１２３の
表面が露出するまで、Ｎ- 型多結晶シリコン膜１２５ａ
のエッチバックが行なわれる。これにより、Ｎ+ 型多結
晶シリコン膜１２３の側面には、これと直接に接続する
Ｎ- 型多結晶シリコン膜１２５ｂが残置される〔図４
（ｂ）〕。
表面が露出するまで、Ｎ- 型多結晶シリコン膜１２５ａ
のエッチバックが行なわれる。これにより、Ｎ+ 型多結
晶シリコン膜１２３の側面には、これと直接に接続する
Ｎ- 型多結晶シリコン膜１２５ｂが残置される〔図４
（ｂ）〕。
【００２６】引き続いて、上記Ｎ- 型多結晶シリコン膜
１２５ｂをマスクにしたイオン注入により、Ｐ型シリコ
ン基板１０１表面にＮ+ 型ソース・ドレイン領域１０７
ａが形成される。これと同時に、Ｎ- 型多結晶シリコン
膜１２５ｂは、その上層の部分がＮ+ 型多結晶シリコン
膜１３３に変換され、さらにＮ- 型多結晶シリコン膜１
２５ｃが残置される。結果として、上記Ｎ+ 型ソース・
ドレイン領域１０７ａはこのＮ- 型多結晶シリコン膜１
２５ｃに対して自己整合的になる。本実施例のゲート電
極は、Ｎ+ 型多結晶シリコン膜１２３，Ｎ- 型多結晶シ
リコン膜１２５ｃおよびＮ+ 型多結晶シリコン膜１３３
から構成される〔図４（ｃ）〕。
１２５ｂをマスクにしたイオン注入により、Ｐ型シリコ
ン基板１０１表面にＮ+ 型ソース・ドレイン領域１０７
ａが形成される。これと同時に、Ｎ- 型多結晶シリコン
膜１２５ｂは、その上層の部分がＮ+ 型多結晶シリコン
膜１３３に変換され、さらにＮ- 型多結晶シリコン膜１
２５ｃが残置される。結果として、上記Ｎ+ 型ソース・
ドレイン領域１０７ａはこのＮ- 型多結晶シリコン膜１
２５ｃに対して自己整合的になる。本実施例のゲート電
極は、Ｎ+ 型多結晶シリコン膜１２３，Ｎ- 型多結晶シ
リコン膜１２５ｃおよびＮ+ 型多結晶シリコン膜１３３
から構成される〔図４（ｃ）〕。
【００２７】上記第１の実施例は、上記関連技術による
ＭＯＳトランジスタに比べて、ゲート電極の抵抗が低く
なるということと、ゲート電極の形成のための製造原価
が低くなるという製法上の利点とを有する。
ＭＯＳトランジスタに比べて、ゲート電極の抵抗が低く
なるということと、ゲート電極の形成のための製造原価
が低くなるという製法上の利点とを有する。
【００２８】本発明の第２の実施例は、以下のとおりに
なっている。上記関連技術によるＭＯＳトランジスタに
おいて、Ｎ+ 型多結晶シリコン膜１１３の底面がＮ+ 型
多結晶シリコン膜１０３ａの上面に直接に接触している
ならば、図３（ｅ）に示した多結晶シリコン膜のエッチ
バックは行なわなくてもよい。この場合には、上記第１
の実施例と同じ構造のＭＯＳトランジスタとなる。
なっている。上記関連技術によるＭＯＳトランジスタに
おいて、Ｎ+ 型多結晶シリコン膜１１３の底面がＮ+ 型
多結晶シリコン膜１０３ａの上面に直接に接触している
ならば、図３（ｅ）に示した多結晶シリコン膜のエッチ
バックは行なわなくてもよい。この場合には、上記第１
の実施例と同じ構造のＭＯＳトランジスタとなる。
【００２９】ＭＯＳトランジスタの断面図である図５を
参照すると、本発明の第３の実施例のＭＯＳトランジス
タは、上記関連技術によるＭＯＳトランジスタと異な
り、Ｎ+ 型多結晶シリコン膜１０３ａとＮ- 型多結晶シ
リコン膜１０５ｃとからなるゲート電極１０６の上面に
は例えばチタンシリサイドからなるシリサイド層１０８
ｂが設けら、ゲート電極１０６の側面には酸化シリコン
膜スペーサ１０９が設けられ、この酸化シリコン膜スペ
ーサ１０９により覆われていない部分のＮ+ 型ソース・
ドレイン領域１０７の表面にはシリサイド層１０８ａが
設けられている。このため、本実施例のＭＯＳトランジ
スタは、上記関連技術によるＭＯＳトランジスタに比べ
てゲート電極およびソース・ドレイン領域の抵抗が低減
できる。
参照すると、本発明の第３の実施例のＭＯＳトランジス
タは、上記関連技術によるＭＯＳトランジスタと異な
り、Ｎ+ 型多結晶シリコン膜１０３ａとＮ- 型多結晶シ
リコン膜１０５ｃとからなるゲート電極１０６の上面に
は例えばチタンシリサイドからなるシリサイド層１０８
ｂが設けら、ゲート電極１０６の側面には酸化シリコン
膜スペーサ１０９が設けられ、この酸化シリコン膜スペ
ーサ１０９により覆われていない部分のＮ+ 型ソース・
ドレイン領域１０７の表面にはシリサイド層１０８ａが
設けられている。このため、本実施例のＭＯＳトランジ
スタは、上記関連技術によるＭＯＳトランジスタに比べ
てゲート電極およびソース・ドレイン領域の抵抗が低減
できる。
【００３０】上記第３の実施例のＭＯＳトランジスタの
形成方法は、次のようになる。まず、図３（ｅ）に示し
た工程までは上記関連技術によるＭＯＳトランジスタと
同様の方法で形成し、その後、全面に酸化シリコン膜を
形成し、この酸化シリコン膜をエッチバックして酸化シ
リコン膜スペーサ１０９を形成する。次に、全面に例え
ばチタン膜を形成し、熱処理を行なった後、未反応のチ
タン膜を除去し、シリサイド膜１０８ａ，１０８ｂを形
成する。
形成方法は、次のようになる。まず、図３（ｅ）に示し
た工程までは上記関連技術によるＭＯＳトランジスタと
同様の方法で形成し、その後、全面に酸化シリコン膜を
形成し、この酸化シリコン膜をエッチバックして酸化シ
リコン膜スペーサ１０９を形成する。次に、全面に例え
ばチタン膜を形成し、熱処理を行なった後、未反応のチ
タン膜を除去し、シリサイド膜１０８ａ，１０８ｂを形
成する。
【００３１】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタによると、トランジスタの動作中にＬＤＤ領
域におけるゲート絶縁膜との界面の近傍には蓄積層が形
成され、このＬＤＤ領域が低抵抗化され、ドレイン電流
が増加される。同時に、ゲート電極の側面を形成する低
濃度の部分におけるゲート絶縁膜との界面の近傍には空
乏層が形成されるため、ゲート電極とドレイン領域との
間の寄生容量が減少する。また、窒化シリコン等の特別
な材料やフローティング構造のスペーサを用いる必要が
ないため、電気特性が安定し、高い信頼性が得られる。
ランジスタによると、トランジスタの動作中にＬＤＤ領
域におけるゲート絶縁膜との界面の近傍には蓄積層が形
成され、このＬＤＤ領域が低抵抗化され、ドレイン電流
が増加される。同時に、ゲート電極の側面を形成する低
濃度の部分におけるゲート絶縁膜との界面の近傍には空
乏層が形成されるため、ゲート電極とドレイン領域との
間の寄生容量が減少する。また、窒化シリコン等の特別
な材料やフローティング構造のスペーサを用いる必要が
ないため、電気特性が安定し、高い信頼性が得られる。
【図１】本発明の関連技術によるＭＯＳトランジスタの
断面図である。
断面図である。
【図２】上記関連技術によるＭＯＳトランジスタの動作
原理を説明するための断面模式図である。
原理を説明するための断面模式図である。
【図３】上記関連技術によるＭＯＳトランジスタの製造
工程の断面図である。
工程の断面図である。
【図４】本発明の第１の実施例の断面図である。
【図５】本発明の第３の実施例の断面図である。
【図６】従来のＬＤＤ型のＭＯＳトランジスタの断面図
である。
である。
【図７】ゲート電極がＬＤＤ領域を覆う従来のＭＯＳト
ランジスタの断面図である。
ランジスタの断面図である。
【図８】窒化シリコン膜スペーサを有する従来のＭＯＳ
トランジスタの断面図である。
トランジスタの断面図である。
【図９】フローティング構造の多結晶シリコン膜スペー
サを有する従来のＭＯＳトランジスタの断面図である。
サを有する従来のＭＯＳトランジスタの断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ ゲート酸化膜 １０３，１０３ａ，１１３，１２３，１３３ Ｎ+ 型
多結晶シリコン膜 １０４，２０４ａ，２０４ａａ，２０４ａｂ，２０４ｂ
Ｎ- 型ソース・ドレイン領域 １０５ａ，１０５ｂ，１０５ｃ，１２５ａ，１２５ｂ，
１２５ｃ Ｎ- 型多結晶シリコン膜 １０６，１２６，２０６ａ，２０６ａａ，２０６ａｂ，
２０６ｂ ゲート電極 １０７，１０７ａ，２０７ａ，２０７ｂ Ｎ+ 型ソー
ス・ドレイン領域 １０８ａ，１０８ｂ シリサイド層 １０９，２０９ 酸化シリコン膜スペーサ １１４ 蓄積層 １１５ 空乏層 ２１９ 窒化シリコン膜スペーサ ２２９ ノンドープド多結晶シリコン膜スペーサ
多結晶シリコン膜 １０４，２０４ａ，２０４ａａ，２０４ａｂ，２０４ｂ
Ｎ- 型ソース・ドレイン領域 １０５ａ，１０５ｂ，１０５ｃ，１２５ａ，１２５ｂ，
１２５ｃ Ｎ- 型多結晶シリコン膜 １０６，１２６，２０６ａ，２０６ａａ，２０６ａｂ，
２０６ｂ ゲート電極 １０７，１０７ａ，２０７ａ，２０７ｂ Ｎ+ 型ソー
ス・ドレイン領域 １０８ａ，１０８ｂ シリサイド層 １０９，２０９ 酸化シリコン膜スペーサ １１４ 蓄積層 １１５ 空乏層 ２１９ 窒化シリコン膜スペーサ ２２９ ノンドープド多結晶シリコン膜スペーサ
Claims (5)
- 【請求項１】 主表面が選択的にゲート絶縁膜に覆われ
た一導電型のシリコン基板と、 第１の所定幅を有し，前記ゲート絶縁膜を介して前記シ
リコン基板上に設けられた高濃度の逆導電型の第１の多
結晶シリコン膜と、上層の部分が高濃度の逆導電型で底
面近傍の領域が低濃度の逆導電型であり，第２の所定幅
を有して該第１の多結晶シリコン膜の側面に接続し，前
記ゲート絶縁膜を介して前記シリコン基板上に設けられ
た第２の多結晶シリコン膜とからなるゲート電極と、 前記第１の所定幅と等しい間隔を有し，端部が前記第１
の多結晶シリコン膜の端部に概略一致して前記シリコン
基板の主表面に設けられた低濃度の逆導電型の一対の第
１の拡散層と、端部が前記第２の多結晶シリコン膜の端
部に概略一致し，前記第１の拡散層と接続して前記シリ
コン基板の主表面に設けられた高濃度の逆導電型の一対
の第２の拡散層とからなるソース・ドレイン領域とを具
備することを特徴とするＭＯＳトランジスタ。 - 【請求項２】 前記ゲート電極の上面に接続して設けら
れた第１のシリサイド層と、前記第２の多結晶シリコン
膜の側面に接続して設けられた絶縁膜スペーサと、前記
絶縁膜スペーサに覆われない部分の前記第２の拡散層の
表面に接続して設けられた第２のシリサイド層とを有す
ることを併せて特徴とする請求項１記載のＭＯＳトラン
ジスタ。 - 【請求項３】 主表面が選択的にゲート絶縁膜に覆われ
た一導電型のシリコン基板と、 第１の所定幅を有し，前記ゲート絶縁膜を介して前記シ
リコン基板上に設けられた高濃度の逆導電型の第１の多
結晶シリコン膜と、第２の所定幅を有して該第１の多結
晶シリコン膜の側面に接続し，前記ゲート絶縁膜を介し
て前記シリコン基板上に設けられた低濃度の逆導電型の
第２の多結晶シリコン膜とからなるゲート電極と、 前記第１の所定幅と等しい間隔を有し，端部が前記第１
の多結晶シリコン膜の端部に概略一致して前記シリコン
基板の主表面に設けられた低濃度の逆導電型の一対の第
１の拡散層と、端部が前記第２の多結晶シリコン膜の端
部に概略一致し ，前記第１の拡散層と接続して前記シリ
コン基板の主表面に設けられた高濃度の逆導電型の一対
の第２の拡散層とからなるソース・ドレイン領域と 、前記ゲート電極の上面に接続して設けられた第１のシリ
サイド層と、 前記第２の多結晶シリコン膜の側面に接続して設けられ
た絶縁膜スペーサと、 前記絶縁膜スペーサに覆われない部分の前記第２の拡散
層の表面に接続して設けられた第２のシリサイド層とを
具備することを特徴とするＭＯＳトランジスタ。 - 【請求項４】 一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、該ゲート絶縁膜上に第
１の所定幅を有する高濃度の逆導電型の第１の多結晶シ
リコン膜を形成する工程と、 前記第１の多結晶シリコン膜をマスクにしたイオン注入
法により、前記第１の多結晶シリコン膜に自己整合的
に、前記一導電型のシリコン基板の主表面に低濃度の逆
導電型の一対の第１の拡散層を形成する工程と、 第２の所定幅に等しい膜厚を有する低濃度の逆導電型の
第２の多結晶シリコン膜を選択成長法により前記第１の
多結晶シリコン膜の表面に形成する工程と、 前記第２の多結晶シリコン膜をマスクにしたイオン注入
法により、前記第２の多結晶シリコン膜に自己整合的
に、前記一導電型のシリコン基板の主表面に高濃度の逆
導電型の一対の第２の拡散層を形成する工程とを具備す
ることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項５】 一導電型のシリコン基板の主表面を覆う
ゲート絶縁膜を選択的に形成し、該ゲート絶縁膜上に第
１の所定幅を有し，所定膜厚を有する高濃度の逆導電型
の第１の多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜をマスクにしたイオン注入
法により、前記第１の多結晶シリコン膜に自己整合的
に、前記一導電型のシリコン基板の主表面に低濃度の逆
導電型の一対の第１の拡散層を形成する工程と、 第２の所定幅に等しい膜厚を有して前記第１の多結晶シ
リコン膜の表面を覆う低濃度の逆導電型の第２の多結晶
シリコン膜を全面に形成する工程と、 前記第１の多結晶シリコン膜の上面が露出するまで前記
第２の多結晶シリコン膜のエッチバックを行ない、前記
第１の多結晶シリコン膜のそれぞれの側面にのみに第２
の所定幅を有する前記第２の多結晶シリコン膜を残置す
る工程と、 前記第１の多結晶シリコン膜および前記残置された第２
の多結晶シリコン膜をマスクにしたイオン注入法によ
り、前記残置された第２の多結晶シリコン膜に自己整合
的に、前記一導電型のシリコン基板の主表面に高濃度の
逆導電型の一対の第２の拡散層を形成する工程とを具備
することを特徴とするＭＯＳトランジスタの製造方法。
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