JPH088435A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH088435A JPH088435A JP13440094A JP13440094A JPH088435A JP H088435 A JPH088435 A JP H088435A JP 13440094 A JP13440094 A JP 13440094A JP 13440094 A JP13440094 A JP 13440094A JP H088435 A JPH088435 A JP H088435A
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- insulating film
- film
- gate electrode
- interlayer insulating
- thin film
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Abstract
(57)【要約】
【目的】従来に比してその表面を平坦化した薄膜トラン
ジスタとその製造方法を提供する。 【構成】半導体基板１１上に形成されたＳiＯ2膜からな
る層間絶縁膜１２に埋め込むように、ポリシリコン膜か
らなるゲート電極１３が形成し、かつそのゲート電極１
３の上面と層間絶縁膜１２の表面とは実質的に同一平面
となるように配置する。そのゲート電極１３上にＳiＯ2
膜からなるゲート絶縁膜１４を形成し、さらに、そのゲ
ート絶縁膜１４上にポリシリコン膜からなる半導体膜１
５を形成する。そして、その半導体膜１５内にはイオン
注入により、ソース領域１６、ドレイン領域１７及びチ
ャネル領域１８を形成する。
ジスタとその製造方法を提供する。 【構成】半導体基板１１上に形成されたＳiＯ2膜からな
る層間絶縁膜１２に埋め込むように、ポリシリコン膜か
らなるゲート電極１３が形成し、かつそのゲート電極１
３の上面と層間絶縁膜１２の表面とは実質的に同一平面
となるように配置する。そのゲート電極１３上にＳiＯ2
膜からなるゲート絶縁膜１４を形成し、さらに、そのゲ
ート絶縁膜１４上にポリシリコン膜からなる半導体膜１
５を形成する。そして、その半導体膜１５内にはイオン
注入により、ソース領域１６、ドレイン領域１７及びチ
ャネル領域１８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランンジタとそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、例えば、スタティ
ック型ＲＡＭの負荷素子として用いられるものである。
従来の薄膜トランジスタの構造は、例えば図７に示すも
のであり、その製造方法は、シリコンからなる半導体基
板上１にＣＶＤ法によりＳiＯ2膜から成る層間絶縁膜２
を形成し、その層間絶縁膜２上にポリシリコン膜からな
るゲート電極３を形成し、さらに、ゲート電極３を被覆
するように、ゲート酸化膜４を形成し、そのゲート酸化
膜４を被覆するようにポリシリコン膜からなる半導体膜
５を形成し、その半導体膜５内に不純物をイオン注入す
ることにより、ソース領域６、ドレイン領域７及びチャ
ネル領域８を形成することにより、形成していた。な
お、上述した技術は、特開平４ー３４８０７７号公報等
に記載されている。
ック型ＲＡＭの負荷素子として用いられるものである。
従来の薄膜トランジスタの構造は、例えば図７に示すも
のであり、その製造方法は、シリコンからなる半導体基
板上１にＣＶＤ法によりＳiＯ2膜から成る層間絶縁膜２
を形成し、その層間絶縁膜２上にポリシリコン膜からな
るゲート電極３を形成し、さらに、ゲート電極３を被覆
するように、ゲート酸化膜４を形成し、そのゲート酸化
膜４を被覆するようにポリシリコン膜からなる半導体膜
５を形成し、その半導体膜５内に不純物をイオン注入す
ることにより、ソース領域６、ドレイン領域７及びチャ
ネル領域８を形成することにより、形成していた。な
お、上述した技術は、特開平４ー３４８０７７号公報等
に記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
薄膜トランジスタとその製造方法によれば、平坦な層間
絶縁膜２上に、ゲート電極３とチャネル領域８を形成す
る半導体膜５とを重ねて形成しているために、その表面
の段差が大きくなり、上層配線等を形成する上で問題と
なっていた。
薄膜トランジスタとその製造方法によれば、平坦な層間
絶縁膜２上に、ゲート電極３とチャネル領域８を形成す
る半導体膜５とを重ねて形成しているために、その表面
の段差が大きくなり、上層配線等を形成する上で問題と
なっていた。
【０００４】そこで、本発明では、従来に比してその表
面を平坦化した薄膜トランジスタとその製造方法を提供
することを目的としている。
面を平坦化した薄膜トランジスタとその製造方法を提供
することを目的としている。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の薄膜トランジスタは、半導体基板１１上
に形成された層間絶縁膜１２と、前記層間絶縁膜１２上
に形成されたゲート電極１３と、前記ゲート電極１３を
被覆するように形成されたゲート絶縁膜１４と、前記ゲ
ート絶縁膜１４を被覆するように形成され、ソース領域
１５、ドレイン領域１７およびチャネル領域１８を有す
る半導体膜１５とから成る薄膜トランジスタにおいて、
前記ゲート電極１３を前記層間絶縁膜１２に埋め込むよ
うに形成し、かつ前記ゲート電極１３の上面と前記層間
絶縁膜１２の表面とが実質的に同一平面となるように配
置した。
めに、本発明の薄膜トランジスタは、半導体基板１１上
に形成された層間絶縁膜１２と、前記層間絶縁膜１２上
に形成されたゲート電極１３と、前記ゲート電極１３を
被覆するように形成されたゲート絶縁膜１４と、前記ゲ
ート絶縁膜１４を被覆するように形成され、ソース領域
１５、ドレイン領域１７およびチャネル領域１８を有す
る半導体膜１５とから成る薄膜トランジスタにおいて、
前記ゲート電極１３を前記層間絶縁膜１２に埋め込むよ
うに形成し、かつ前記ゲート電極１３の上面と前記層間
絶縁膜１２の表面とが実質的に同一平面となるように配
置した。
【０００６】本発明の薄膜トランジスタの製造方法は、
半導体基板上１１に層間絶縁膜１２を形成する工程と、
前記層間絶縁膜１２に凹部１２Ａを形成する工程と、前
記凹部１２Ａに埋め込むようにゲート電極１３を形成す
る工程と、前記ゲート電極１３を被覆するようにゲート
絶縁膜１４を形成する工程と、前記ゲート絶縁膜１４を
被覆するように半導体膜１５を形成する工程と、該半導
体膜１５内にソース領域１６、ドレイン領域１７および
チャネル領域１８を形成する工程とを有するものであ
る。
半導体基板上１１に層間絶縁膜１２を形成する工程と、
前記層間絶縁膜１２に凹部１２Ａを形成する工程と、前
記凹部１２Ａに埋め込むようにゲート電極１３を形成す
る工程と、前記ゲート電極１３を被覆するようにゲート
絶縁膜１４を形成する工程と、前記ゲート絶縁膜１４を
被覆するように半導体膜１５を形成する工程と、該半導
体膜１５内にソース領域１６、ドレイン領域１７および
チャネル領域１８を形成する工程とを有するものであ
る。
【０００７】
【作用】本発明の薄膜トランジスタとその製造方法によ
れば、ゲート電極１３が層間絶縁膜１２に埋め込まれる
ので、従来に比して、そのゲート絶縁膜１３の膜厚だ
け、表面の段差が小さくなり、上層配線等を形成するの
が容易になる。
れば、ゲート電極１３が層間絶縁膜１２に埋め込まれる
ので、従来に比して、そのゲート絶縁膜１３の膜厚だ
け、表面の段差が小さくなり、上層配線等を形成するの
が容易になる。
【０００８】
【実施例】以下で、本発明に係る薄膜トランジスタとそ
の製造方法の一実施例を図１〜図６を参照しながら、説
明する。本発明の一実施例に係る薄膜トランジスタの構
造は、図６に示すように、半導体基板１１上に形成され
たＳiＯ2膜からなる層間絶縁膜１２に埋め込むように、
ポリシリコン膜からなるゲート電極１３が形成されてお
り、かつそのゲート電極１３の上面と層間絶縁膜１２の
表面とは実質的に同一平面となるように配置されてい
る。そのゲート電極１３上にＳiＯ2膜からなるゲート絶
縁膜１４が形成され、さらに、そのゲート絶縁膜１４上
にポリシリコン膜からなる半導体膜１５が形成されてい
る。そして、その半導体膜１５にはソース領域１６、ド
レイン領域１７及びチャネル領域１８が形成されている
ものである。
の製造方法の一実施例を図１〜図６を参照しながら、説
明する。本発明の一実施例に係る薄膜トランジスタの構
造は、図６に示すように、半導体基板１１上に形成され
たＳiＯ2膜からなる層間絶縁膜１２に埋め込むように、
ポリシリコン膜からなるゲート電極１３が形成されてお
り、かつそのゲート電極１３の上面と層間絶縁膜１２の
表面とは実質的に同一平面となるように配置されてい
る。そのゲート電極１３上にＳiＯ2膜からなるゲート絶
縁膜１４が形成され、さらに、そのゲート絶縁膜１４上
にポリシリコン膜からなる半導体膜１５が形成されてい
る。そして、その半導体膜１５にはソース領域１６、ド
レイン領域１７及びチャネル領域１８が形成されている
ものである。
【０００９】上記の薄膜トランジスタの構造によれば、
ゲート電極１３が層間絶縁膜１２の表面とは実質的に同
一平面となるように埋め込まれているので、従来例に比
して、ゲート電極１３の膜厚だけ、表面の段差を小さく
することができる。次に、本発明の一実施例に係る薄膜
トランジスタの製造方法を説明する。まず、図１に示す
ように、シリコンからなる半導体基板１１上にＣＶＤ法
を用いて、ＳiＯ2膜からなる２０００Å程度の層間絶縁
膜１２を形成する。
ゲート電極１３が層間絶縁膜１２の表面とは実質的に同
一平面となるように埋め込まれているので、従来例に比
して、ゲート電極１３の膜厚だけ、表面の段差を小さく
することができる。次に、本発明の一実施例に係る薄膜
トランジスタの製造方法を説明する。まず、図１に示す
ように、シリコンからなる半導体基板１１上にＣＶＤ法
を用いて、ＳiＯ2膜からなる２０００Å程度の層間絶縁
膜１２を形成する。
【００１０】次に、図２に示すように、層間絶縁膜１２
の表面を選択的にエッチングして凹部１２Ａを形成す
る。本工程では、層間絶縁膜１２上に所定の開口を有す
るホトレジスト（図示せず。）を形成して、ＣＨＦ3等
のガスを用いた異方性エッチングにより、層間絶縁膜１
２を１０００Å程度エッチングして凹部１２Ａを形成し
ている。
の表面を選択的にエッチングして凹部１２Ａを形成す
る。本工程では、層間絶縁膜１２上に所定の開口を有す
るホトレジスト（図示せず。）を形成して、ＣＨＦ3等
のガスを用いた異方性エッチングにより、層間絶縁膜１
２を１０００Å程度エッチングして凹部１２Ａを形成し
ている。
【００１１】次に、図３に示すように、その凹部１２Ａ
を埋め込むように、ポリシリコン膜からなるゲート電極
１３を形成する。本工程では、ＬＰＣＶＤ法によりポリ
シリコン膜を全面に形成して、そのポリシリコン膜を、
層間絶縁膜１２の表面が露出するまでエッチバックする
ことにより、ゲート電極１３を形成している。これによ
り、ゲート電極１３の上面と層間絶縁膜１２の表面が実
質的に同一平面となり、表面を平坦化することができ
る。なお、上記工程でエッチバック法に代えて、ＣＭＰ
（Chemical Mechanical Etching)法を適用してもよい。
を埋め込むように、ポリシリコン膜からなるゲート電極
１３を形成する。本工程では、ＬＰＣＶＤ法によりポリ
シリコン膜を全面に形成して、そのポリシリコン膜を、
層間絶縁膜１２の表面が露出するまでエッチバックする
ことにより、ゲート電極１３を形成している。これによ
り、ゲート電極１３の上面と層間絶縁膜１２の表面が実
質的に同一平面となり、表面を平坦化することができ
る。なお、上記工程でエッチバック法に代えて、ＣＭＰ
（Chemical Mechanical Etching)法を適用してもよい。
【００１２】次に、図４に示すように、ＬＰＣＶＤ法に
よりＳiＯ2膜からなる、５００Å程度のゲート絶縁膜１
４を形成する。次に、図５に示すように、ＬＰＣＶＤ法
により１５０Å程度のポリシリコン膜を形成し、そのポ
リシリコン膜をパターニングした半導体膜１５を形成す
る。次に、図６に示すように、その半導体膜１５内にソ
ース領域１６、ドレイン領域１７、チャネル領域１８及
びオフセット領域１９を形成する。本工程では、半導体
膜１５にリン等のＮ型不純物を、例えば１×１０12／cm
2、２０ＫｅＶの条件で、全面にチャネル・イオン注入
して半導体膜１５をＮ型化した後、ゲート電極１３の片
側の半導体膜１５にＢＦ2等のＰ型不純物を例えば、１
×１０13／cm2、２５ＫｅＶの条件でイオン注入するこ
とにより、オフセット領域１９を形成し、さらにボロン
等をゲ−ト電極１３の両側に、例えば３×１０15／c
m2、２５ＫｅＶの条件でイオン注入することにより、ソ
−ス領域１６、ドレイン領域１７およびチャネル領域１
８を形成している。ドレイン領域１７は、上記オフセッ
ト領域１９によって、ゲ−ト電極１３からオフセットさ
れ、リ−ク電流が極力抑止されている。
よりＳiＯ2膜からなる、５００Å程度のゲート絶縁膜１
４を形成する。次に、図５に示すように、ＬＰＣＶＤ法
により１５０Å程度のポリシリコン膜を形成し、そのポ
リシリコン膜をパターニングした半導体膜１５を形成す
る。次に、図６に示すように、その半導体膜１５内にソ
ース領域１６、ドレイン領域１７、チャネル領域１８及
びオフセット領域１９を形成する。本工程では、半導体
膜１５にリン等のＮ型不純物を、例えば１×１０12／cm
2、２０ＫｅＶの条件で、全面にチャネル・イオン注入
して半導体膜１５をＮ型化した後、ゲート電極１３の片
側の半導体膜１５にＢＦ2等のＰ型不純物を例えば、１
×１０13／cm2、２５ＫｅＶの条件でイオン注入するこ
とにより、オフセット領域１９を形成し、さらにボロン
等をゲ−ト電極１３の両側に、例えば３×１０15／c
m2、２５ＫｅＶの条件でイオン注入することにより、ソ
−ス領域１６、ドレイン領域１７およびチャネル領域１
８を形成している。ドレイン領域１７は、上記オフセッ
ト領域１９によって、ゲ−ト電極１３からオフセットさ
れ、リ−ク電流が極力抑止されている。
【００１３】上記の薄膜トランジスタの製造方法によれ
ば、層間絶縁膜１２に形成した凹部１２Ａにゲート電極
１３を埋め込んでいるので、従来例に比して、ゲート電
極１３の膜厚だけデバイス表面の段差を小さくすること
ができる。本発明の薄膜トランジスタとその製造方法
は、特に、スタティック型ＲＡＭのメモリセルの負荷抵
抗に適用することができる。
ば、層間絶縁膜１２に形成した凹部１２Ａにゲート電極
１３を埋め込んでいるので、従来例に比して、ゲート電
極１３の膜厚だけデバイス表面の段差を小さくすること
ができる。本発明の薄膜トランジスタとその製造方法
は、特に、スタティック型ＲＡＭのメモリセルの負荷抵
抗に適用することができる。
【００１４】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタとその製造方法によれば、ゲート電極が層間絶
縁膜に埋め込まれるので、従来に比して、そのゲート絶
縁膜の膜厚だけ、表面の段差が小さくなる。したがっ
て、断線等の問題を生じることなく、上層配線等を形成
することができる利点を有する。
ンジスタとその製造方法によれば、ゲート電極が層間絶
縁膜に埋め込まれるので、従来に比して、そのゲート絶
縁膜の膜厚だけ、表面の段差が小さくなる。したがっ
て、断線等の問題を生じることなく、上層配線等を形成
することができる利点を有する。
【図１】本発明の薄膜トランジスタとその製造方法を説
明する第１の断面図である。
明する第１の断面図である。
【図２】本発明の薄膜トランジスタとその製造方法を説
明する第２の断面図である。
明する第２の断面図である。
【図３】本発明の薄膜トランジスタとその製造方法を説
明する第３の断面図である。
明する第３の断面図である。
【図４】本発明の薄膜トランジスタとその製造方法を説
明する第４の断面図である。
明する第４の断面図である。
【図５】本発明の薄膜トランジスタとその製造方法を説
明する第５の断面図である。
明する第５の断面図である。
【図６】本発明の薄膜トランジスタとその製造方法を説
明する第６の断面図である。
明する第６の断面図である。
【図７】従来の薄膜トランジスタとその製造方法を説明
する断面図である。
する断面図である。
Claims (2)
- 【請求項１】半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート電極と、前記ゲー
ト電極を被覆するように形成されたゲート絶縁膜と、前
記ゲート絶縁膜を被覆するように形成され、ソース領
域、ドレイン領域およびチャネル領域を有する半導体膜
とから成る薄膜トランジスタにおいて、前記ゲート電極
を前記層間絶縁膜に埋め込むように形成し、かつ前記ゲ
ート電極の上面と前記層間絶縁膜の表面とが実質的に同
一平面となるように配置したことを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】半導体基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に凹部を形成する工程と、前記凹部
に埋め込むようにゲート電極を形成する工程と、前記ゲ
ート電極を被覆するように絶縁膜を形成する工程と、前
記ゲート絶縁膜を被覆するように半導体膜を形成する工
程と、該半導体膜内にソース領域、ドレイン領域および
チャネル領域を形成する工程とを有することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440094A JPH088435A (ja) | 1994-06-16 | 1994-06-16 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13440094A JPH088435A (ja) | 1994-06-16 | 1994-06-16 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088435A true JPH088435A (ja) | 1996-01-12 |
Family
ID=15127513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13440094A Pending JPH088435A (ja) | 1994-06-16 | 1994-06-16 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088435A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| CN111162128A (zh) * | 2019-12-30 | 2020-05-15 | 重庆康佳光电技术研究院有限公司 | 一种薄膜晶体管及其制备方法 |
-
1994
- 1994-06-16 JP JP13440094A patent/JPH088435A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
| US7474002B2 (en) | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
| JP2009021621A (ja) * | 2001-10-30 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100965131B1 (ko) * | 2001-10-30 | 2010-06-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| CN111162128A (zh) * | 2019-12-30 | 2020-05-15 | 重庆康佳光电技术研究院有限公司 | 一种薄膜晶体管及其制备方法 |
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