JPH0834310B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0834310B2 JPH0834310B2 JP62070381A JP7038187A JPH0834310B2 JP H0834310 B2 JPH0834310 B2 JP H0834310B2 JP 62070381 A JP62070381 A JP 62070381A JP 7038187 A JP7038187 A JP 7038187A JP H0834310 B2 JPH0834310 B2 JP H0834310B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、より詳しく
は、高密度用LDD構造トランジスタの製造方法に関する
ものである。
は、高密度用LDD構造トランジスタの製造方法に関する
ものである。
（従来の技術） 従来、この種の半導体装置におけるトランジスタの製
造方法は「エレクトロンデバイス議事録（1982年）Vol.
ED−209,No.4,第590〜596頁」に開示されるものがあ
り、これを第２図（ａ）乃至（ｅ）に工程図を示して説
明する。
造方法は「エレクトロンデバイス議事録（1982年）Vol.
ED−209,No.4,第590〜596頁」に開示されるものがあ
り、これを第２図（ａ）乃至（ｅ）に工程図を示して説
明する。
即ち、Ｐ型半導体のシリコン基板（以下基板という）
１上に、選択的にフィールド酸化膜２と前記基板１のト
ランジスタ形成領域上にゲート酸化膜３を夫々積層形成
する。その後、該ゲート酸化膜３上に、リンを含有した
ポリシリコン層４及び高融点金属シリサイド層（WSi2又
はMoSi2等）５を順次選択的に積層して、ポリサイドゲ
ート電極層を形成する。次いで、前記基板１のソース・
ドレイン領域にイオン注入法を以つて、N-層６を形成す
る。その後、前記フイールド酸化膜２及びポリサイドゲ
ート電極層4,6を含む基板１上にCVD法により酸化シリコ
ン膜７を堆積する。そして、該酸化シリコン膜７を、RI
E法を用いてエツチングする。その際、酸化シリコン膜
７は前記ポリサイドゲート電極層4,5の側壁にサイドウ
オールスペーサ絶縁膜7aとして残す。次に、基板１に高
濃度As不純物をイオン注入してN+層８を形成した後、常
法の如く中間絶縁膜（BPSG膜）９、コンタクト部10及び
Al配線層11を順次形成して、Ｎ型チヤンネルトランジス
タを製作していた。
１上に、選択的にフィールド酸化膜２と前記基板１のト
ランジスタ形成領域上にゲート酸化膜３を夫々積層形成
する。その後、該ゲート酸化膜３上に、リンを含有した
ポリシリコン層４及び高融点金属シリサイド層（WSi2又
はMoSi2等）５を順次選択的に積層して、ポリサイドゲ
ート電極層を形成する。次いで、前記基板１のソース・
ドレイン領域にイオン注入法を以つて、N-層６を形成す
る。その後、前記フイールド酸化膜２及びポリサイドゲ
ート電極層4,6を含む基板１上にCVD法により酸化シリコ
ン膜７を堆積する。そして、該酸化シリコン膜７を、RI
E法を用いてエツチングする。その際、酸化シリコン膜
７は前記ポリサイドゲート電極層4,5の側壁にサイドウ
オールスペーサ絶縁膜7aとして残す。次に、基板１に高
濃度As不純物をイオン注入してN+層８を形成した後、常
法の如く中間絶縁膜（BPSG膜）９、コンタクト部10及び
Al配線層11を順次形成して、Ｎ型チヤンネルトランジス
タを製作していた。
（発明が解決しようとする問題点） 然し乍ら、上述した従来方法においては、サイドウオ
ールスペーサ絶縁膜7aの下部で発生したホツトキヤリア
は、サイドウオールスペーサ絶縁膜7aがゲート電極にな
つていないので、ゲート酸化膜３にトラツプされる。そ
のため、LDD構造特有な動作試験の初期で、N-層６の抵
抗増大に伴うgm特性の劣化が生じる他、Ｐ型チヤネルト
ランジスタでオフセツトゲートが容易に発生するという
問題点があつた。又、酸化シリコン膜７をRIE法により
エツチングして、サイドウオールスペーサ絶縁膜7aを形
成する場合、オーバーエツチにより同種のフイールド酸
化膜２が膜減りし、その結果、フイールド分離特性を劣
化させるという問題点も有していた。
ールスペーサ絶縁膜7aの下部で発生したホツトキヤリア
は、サイドウオールスペーサ絶縁膜7aがゲート電極にな
つていないので、ゲート酸化膜３にトラツプされる。そ
のため、LDD構造特有な動作試験の初期で、N-層６の抵
抗増大に伴うgm特性の劣化が生じる他、Ｐ型チヤネルト
ランジスタでオフセツトゲートが容易に発生するという
問題点があつた。又、酸化シリコン膜７をRIE法により
エツチングして、サイドウオールスペーサ絶縁膜7aを形
成する場合、オーバーエツチにより同種のフイールド酸
化膜２が膜減りし、その結果、フイールド分離特性を劣
化させるという問題点も有していた。
本発明の目的は上述の問題点に鑑み、ホツトキヤリア
のゲート酸化膜へのトラツプが防止でき、オフセツトゲ
ートの発生が防止できる他、フイールド酸化膜の膜減り
が防止できる半導体装置の製造方法を提供するものであ
る。
のゲート酸化膜へのトラツプが防止でき、オフセツトゲ
ートの発生が防止できる他、フイールド酸化膜の膜減り
が防止できる半導体装置の製造方法を提供するものであ
る。
（問題点を解決するための手段） 本発明は上述した目的を達成するため、シリコン基板
上の所要位置にフィールド酸化膜とゲート酸化膜とを夫
々形成する工程と、該ゲート酸化膜上にゲート電極層を
形成する工程と、前記フィールド酸化膜、前記ゲート酸
化膜及び前記ゲート電極層上に導電材より成る導電層を
堆積する工程と、該導電層上に酸化シリコン膜を堆積す
る工程と、前記導電層をエッチングストッパーに、該酸
化シリコンをRIE法によりエッチングして、前記ゲート
電極層の側壁にサイドウォールスペーサ絶縁膜を形成す
る工程と、前記ゲート酸化膜をエッチングストッパー
に、前記導電層をRIE法によりエッチングして、前記サ
イドウォールスペーサ絶縁膜の下方に前記導電層を残す
工程とを含むものである。
上の所要位置にフィールド酸化膜とゲート酸化膜とを夫
々形成する工程と、該ゲート酸化膜上にゲート電極層を
形成する工程と、前記フィールド酸化膜、前記ゲート酸
化膜及び前記ゲート電極層上に導電材より成る導電層を
堆積する工程と、該導電層上に酸化シリコン膜を堆積す
る工程と、前記導電層をエッチングストッパーに、該酸
化シリコンをRIE法によりエッチングして、前記ゲート
電極層の側壁にサイドウォールスペーサ絶縁膜を形成す
る工程と、前記ゲート酸化膜をエッチングストッパー
に、前記導電層をRIE法によりエッチングして、前記サ
イドウォールスペーサ絶縁膜の下方に前記導電層を残す
工程とを含むものである。
（作 用） 本発明においては、サイドウオールスペーサ絶縁膜中
にゲート電極層に接続する導電層を形成したので、サイ
ドウオールスペーサ絶縁膜下部で発生するホツトキヤリ
アはゲート酸化膜にトラツプされない。又、酸化シリコ
ン膜のエツチングの際、フイールド酸化膜及びゲート酸
化膜は導電層に保護され膜減りが生じない。
にゲート電極層に接続する導電層を形成したので、サイ
ドウオールスペーサ絶縁膜下部で発生するホツトキヤリ
アはゲート酸化膜にトラツプされない。又、酸化シリコ
ン膜のエツチングの際、フイールド酸化膜及びゲート酸
化膜は導電層に保護され膜減りが生じない。
（実施例） 本発明の半導体装置の製造方法に係る一実施例を第１
図（ａ）乃至（ｅ）に工程図を示して説明する。
図（ａ）乃至（ｅ）に工程図を示して説明する。
即ち、この製造方法は、先ず、Ｐ型半導体のシリコン
基板（以下基板という）21上に、選択的にフイールド酸
化膜22を4000Å形成し、これを除く部分にゲート酸化膜
23を200Å夫々積層形成する。次いで、該ゲート酸化膜2
3上全面に、ポリサイド構造（例えば、リン不純物を含
有した1500Åのポリシリコン層24上に2500ÅのＷシリサ
イド層25を積層したもの）のゲート電極層を積層形成
し、これをパターニングする。尚、その際、前記ゲート
酸化膜23はエツチングせずに残しておく。更に、前記基
板21のソース・ドレイン領域にイオン注入法を以つて、
As+イオンを40KeV、１〜２×1013ions/cm2の条件下で打
ち込み、N-層26を形成する。しかる後、前記基板21の素
子領域全面に亘つて、300〜1000Åの薄膜の導電材料
（例えば、リン不純物を５×1020/cm2程度含有させた多
結晶シリコン層又はＷシリサイド層等）から成る導電層
27を積層形成した後、該導電層27上にCVD法を用いて酸
化シリコン膜28を4000Å堆積する。次に、該酸化シリコ
ン膜28を、導電層27に対する酸化シリコン膜28のエツチ
ング速度比の大きなRIE法により、例えば導電層27が多
結晶シリコン層の場合は、C2F6等のフツ素系ガスの雰囲
気中でエツチングを行ない、下地の導電層27をエツチン
グすることなく、前記ゲート電極層24,25の側壁に酸化
シリコンのサイドウオールスペーサ絶縁膜28aを形成す
る。その後、導電層27をサイドウオールスペーサ絶縁膜
28aに対する導電層27のエツチング速度比が大きくなるR
IE法により、例えば導電層27が多結晶シリコン層の場合
は、CCl4等の塩素系ガスの雰囲気中でエツチングを再度
行ない、下地のゲート酸化膜23及びフイールド酸化膜22
をエツチングすることなく、前記サイドウオールスペー
サ絶縁膜28aの下方にのみ、導電層27を残す。続いて、
前記ゲート酸化膜23を所定のRIEエツチング条件下にお
いて、基板21をエツチングすることなく、前記ゲート酸
化膜23の導電層27及びゲート電極層24,25の直下部分を
除きエツチング除去する。次いで、基板１のソース・ド
レイン領域にAs+イオンを40KeV、５×1015ions/cm2の条
件でイオン注入して、900℃のN2熱処理を以つて、これ
を活性化させ、N+層29を形成する。続いて、全素子領域
にBPSG膜30を7000Å堆積し、これをパターニング法によ
り所定のコンタクト部31を形成した後、該コンタクト部
31上に１μｍ厚のAl配線層32を形成する。
基板（以下基板という）21上に、選択的にフイールド酸
化膜22を4000Å形成し、これを除く部分にゲート酸化膜
23を200Å夫々積層形成する。次いで、該ゲート酸化膜2
3上全面に、ポリサイド構造（例えば、リン不純物を含
有した1500Åのポリシリコン層24上に2500ÅのＷシリサ
イド層25を積層したもの）のゲート電極層を積層形成
し、これをパターニングする。尚、その際、前記ゲート
酸化膜23はエツチングせずに残しておく。更に、前記基
板21のソース・ドレイン領域にイオン注入法を以つて、
As+イオンを40KeV、１〜２×1013ions/cm2の条件下で打
ち込み、N-層26を形成する。しかる後、前記基板21の素
子領域全面に亘つて、300〜1000Åの薄膜の導電材料
（例えば、リン不純物を５×1020/cm2程度含有させた多
結晶シリコン層又はＷシリサイド層等）から成る導電層
27を積層形成した後、該導電層27上にCVD法を用いて酸
化シリコン膜28を4000Å堆積する。次に、該酸化シリコ
ン膜28を、導電層27に対する酸化シリコン膜28のエツチ
ング速度比の大きなRIE法により、例えば導電層27が多
結晶シリコン層の場合は、C2F6等のフツ素系ガスの雰囲
気中でエツチングを行ない、下地の導電層27をエツチン
グすることなく、前記ゲート電極層24,25の側壁に酸化
シリコンのサイドウオールスペーサ絶縁膜28aを形成す
る。その後、導電層27をサイドウオールスペーサ絶縁膜
28aに対する導電層27のエツチング速度比が大きくなるR
IE法により、例えば導電層27が多結晶シリコン層の場合
は、CCl4等の塩素系ガスの雰囲気中でエツチングを再度
行ない、下地のゲート酸化膜23及びフイールド酸化膜22
をエツチングすることなく、前記サイドウオールスペー
サ絶縁膜28aの下方にのみ、導電層27を残す。続いて、
前記ゲート酸化膜23を所定のRIEエツチング条件下にお
いて、基板21をエツチングすることなく、前記ゲート酸
化膜23の導電層27及びゲート電極層24,25の直下部分を
除きエツチング除去する。次いで、基板１のソース・ド
レイン領域にAs+イオンを40KeV、５×1015ions/cm2の条
件でイオン注入して、900℃のN2熱処理を以つて、これ
を活性化させ、N+層29を形成する。続いて、全素子領域
にBPSG膜30を7000Å堆積し、これをパターニング法によ
り所定のコンタクト部31を形成した後、該コンタクト部
31上に１μｍ厚のAl配線層32を形成する。
斯くして、サイドウオールスペーサ絶縁膜28a形成時
における酸化シリコン膜28のエツチングによるフイール
ド酸化膜22及びゲート酸化膜23の膜減りが導電層27の介
在により防止できると共に、サイドウオールスペーサ絶
縁膜28a下に発生するホツトキヤリアが導電層27により
ゲート酸化膜23にトラツプされない。
における酸化シリコン膜28のエツチングによるフイール
ド酸化膜22及びゲート酸化膜23の膜減りが導電層27の介
在により防止できると共に、サイドウオールスペーサ絶
縁膜28a下に発生するホツトキヤリアが導電層27により
ゲート酸化膜23にトラツプされない。
（発明の効果） 以上詳細に説明した様に本発明によれば、サイドウオ
ール部のゲート酸化膜上にも自己制御的にゲート電極層
を電気的に接続する電極を有するので、サイドウオール
部のゲート酸化膜にホツトキヤリアがトラツプされな
い。よつて、動作試験初期段階のN-層の抵抗増大に伴う
gm特性の劣化等が防止できると共に、N-層の形成条件
（不純物の濃度分布及び接合深さ）のLDD構造の電界強
度を緩和させるための最適化が容易にできる。更に、サ
イドウオール部にもゲート電極があるため、トランジス
タ動作時にはサイドウオール部直下のN-層にも電荷が誘
起されるので、N-層の表面は電子がアキユムレートされ
る。よつて、トランジスタ動作時にはN-層の抵抗値が低
減され、gmの低減が防止できる。又、酸化シリコン膜の
下面には導電層が形成されているので、サイドウオール
スペーサ絶縁膜形成時のエツチングによるフイールド酸
化膜及びゲート酸化膜の膜減りが防止できる。更に又、
Ｐチヤネルトランジスタの場合、Ｎチヤネルトランジス
タと同様にサイドウオール部にゲート電極があるので、
オフセツトとなつたサイドウオール付埋め込みチヤネル
型のＰチヤネルトランジスタであつても、トランジスタ
動作時にはサイドウオール部直下にホールが誘起される
ため、gm特性の大幅な劣化が生じない等の特有の効果を
奏する。
ール部のゲート酸化膜上にも自己制御的にゲート電極層
を電気的に接続する電極を有するので、サイドウオール
部のゲート酸化膜にホツトキヤリアがトラツプされな
い。よつて、動作試験初期段階のN-層の抵抗増大に伴う
gm特性の劣化等が防止できると共に、N-層の形成条件
（不純物の濃度分布及び接合深さ）のLDD構造の電界強
度を緩和させるための最適化が容易にできる。更に、サ
イドウオール部にもゲート電極があるため、トランジス
タ動作時にはサイドウオール部直下のN-層にも電荷が誘
起されるので、N-層の表面は電子がアキユムレートされ
る。よつて、トランジスタ動作時にはN-層の抵抗値が低
減され、gmの低減が防止できる。又、酸化シリコン膜の
下面には導電層が形成されているので、サイドウオール
スペーサ絶縁膜形成時のエツチングによるフイールド酸
化膜及びゲート酸化膜の膜減りが防止できる。更に又、
Ｐチヤネルトランジスタの場合、Ｎチヤネルトランジス
タと同様にサイドウオール部にゲート電極があるので、
オフセツトとなつたサイドウオール付埋め込みチヤネル
型のＰチヤネルトランジスタであつても、トランジスタ
動作時にはサイドウオール部直下にホールが誘起される
ため、gm特性の大幅な劣化が生じない等の特有の効果を
奏する。
第１図（ａ）乃至（ｅ）は本発明方法の実施例に係る工
程図、第２図（ａ）乃至（ｅ）は従来方法の工程図であ
る。 21……シリコン基板、22……フイールド酸化膜、23……
ゲート酸化膜、24,25……ゲート電極層、27……導電
層、28……酸化シリコン膜、28a……サイドウオールス
ペーサ絶縁膜。
程図、第２図（ａ）乃至（ｅ）は従来方法の工程図であ
る。 21……シリコン基板、22……フイールド酸化膜、23……
ゲート酸化膜、24,25……ゲート電極層、27……導電
層、28……酸化シリコン膜、28a……サイドウオールス
ペーサ絶縁膜。
Claims (1)
- 【請求項１】シリコン基板上の所要位置にフィールド酸
化膜とゲート酸化膜とを夫々形成する工程と、 該ゲート酸化膜上にゲート電極層を形成する工程と、 前記フィールド酸化膜、前記ゲート酸化膜及び前記ゲー
ト電極層上に導電材より成る導電層を堆積する工程と、 該導電層上に酸化シリコン膜を堆積する工程と、 前記導電層をエッチングストッパーに、該酸化シリコン
膜をRIE法によりエッチングして、前記ゲート電極層の
側壁にサイドウォールスペーサ絶縁膜を形成する工程
と、 前記ゲート酸化膜をエッチングストッパーに、前記導電
層をRIE法によりエッチングして、前記サイドウォール
スペーサ絶縁膜の下方に前記導電層を残す工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070381A JPH0834310B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
| US07/174,494 US4808544A (en) | 1987-03-06 | 1988-03-28 | LDD structure containing conductive layer between gate oxide and sidewall spacer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070381A JPH0834310B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237566A JPS63237566A (ja) | 1988-10-04 |
| JPH0834310B2 true JPH0834310B2 (ja) | 1996-03-29 |
Family
ID=13429806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070381A Expired - Lifetime JPH0834310B2 (ja) | 1987-03-06 | 1987-03-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4808544A (ja) |
| JP (1) | JPH0834310B2 (ja) |
Families Citing this family (33)
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| US5191402A (en) * | 1986-10-27 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| KR920007787B1 (ko) * | 1987-06-09 | 1992-09-17 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
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| DE69232311D1 (de) * | 1992-09-30 | 2002-01-31 | St Microelectronics Srl | Herstellungsverfahren von integrierten Vorrichtungen und so hergestellte integrierte Vorrichtung |
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| JPS61119078A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | Ｍｏｓ型半導体装置 |
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-
1987
- 1987-03-26 JP JP62070381A patent/JPH0834310B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-28 US US07/174,494 patent/US4808544A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4808544A (en) | 1989-02-28 |
| JPS63237566A (ja) | 1988-10-04 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |