JPH0658965B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0658965B2 JPH0658965B2 JP58158702A JP15870283A JPH0658965B2 JP H0658965 B2 JPH0658965 B2 JP H0658965B2 JP 58158702 A JP58158702 A JP 58158702A JP 15870283 A JP15870283 A JP 15870283A JP H0658965 B2 JPH0658965 B2 JP H0658965B2
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法の改良に関する。
周知の如く、半導体デバイスの微細化はますます進む一
方であるが、いわゆるスケーリング則において縮小比例
定数を1/Kとすると、配線の線幅、配線材料の膜厚はそ
れぞれ1/K倍になるとしても、例えば半導体メモリーの
場合記憶容量増大の要求からチップサイズは小さくなら
ず、配線長は1/K倍にならないので配線抵抗はＫ倍でな
く、むしろK2倍に近くなるので配線抵抗による動作の遅
延を防止するためには、少しでも配線材料の比抵抗を下
げる必要がある。
方であるが、いわゆるスケーリング則において縮小比例
定数を1/Kとすると、配線の線幅、配線材料の膜厚はそ
れぞれ1/K倍になるとしても、例えば半導体メモリーの
場合記憶容量増大の要求からチップサイズは小さくなら
ず、配線長は1/K倍にならないので配線抵抗はＫ倍でな
く、むしろK2倍に近くなるので配線抵抗による動作の遅
延を防止するためには、少しでも配線材料の比抵抗を下
げる必要がある。
従来、半導体装置例えばMOS型トランジスタのゲート電
極の材料は、不純物をドープした比抵抗の大きい多結晶
シリコン層であり、ゲート耐圧劣化を防ぐためにこの多
結晶シリコン層を厚くするので、シート抵抗が高くな
り、上記の動作遅延の問題があった。
極の材料は、不純物をドープした比抵抗の大きい多結晶
シリコン層であり、ゲート耐圧劣化を防ぐためにこの多
結晶シリコン層を厚くするので、シート抵抗が高くな
り、上記の動作遅延の問題があった。
このようなことから、素子の微細化に伴う配線抵抗の増
加に対応するために、多結晶シリコン層上により比抵抗
の低い高融点金属シリサイド層を被着したポリサイド構
造を採用する傾向がある。ところで、ポリサイド構造に
おいて、下地の多結晶シリコン層の膜厚は2000Å以上で
あった。このように、2000Å以上の厚い多結晶シリコン
層を使用している理由は、IBMのC.Koburger，M.Ishaq，
H.Geipelの報告（1980ECS Spring Meeting Abstract N
O.162 428p）のように2000Åより薄い多結晶シリコン膜
の場合、第１図に示す如くゲート耐圧が極端に低くなる
からである。しかしながら、ポリサイドの全体の膜厚
は、その上の配線の断切れ等を防止するためにはむやみ
に厚くできず、多結晶シリコン層の膜厚の増加は高融点
金属シリサイド層の膜厚の減少にむすびつき、必然的に
全体のシート抵抗を増加させる。
加に対応するために、多結晶シリコン層上により比抵抗
の低い高融点金属シリサイド層を被着したポリサイド構
造を採用する傾向がある。ところで、ポリサイド構造に
おいて、下地の多結晶シリコン層の膜厚は2000Å以上で
あった。このように、2000Å以上の厚い多結晶シリコン
層を使用している理由は、IBMのC.Koburger，M.Ishaq，
H.Geipelの報告（1980ECS Spring Meeting Abstract N
O.162 428p）のように2000Åより薄い多結晶シリコン膜
の場合、第１図に示す如くゲート耐圧が極端に低くなる
からである。しかしながら、ポリサイドの全体の膜厚
は、その上の配線の断切れ等を防止するためにはむやみ
に厚くできず、多結晶シリコン層の膜厚の増加は高融点
金属シリサイド層の膜厚の減少にむすびつき、必然的に
全体のシート抵抗を増加させる。
また、従来、POCl3によってリン拡散した多結晶シリコ
ン層上に高融点金属シリサイド層を被着したポリサイド
構造が知られている。しかしながら、こうした構造を有
するMOS型トランジスタの場合、リン拡散に際し、酸化
性雰囲気のため表面付近のシリコンが酸化物となって消
費されるので、下地の多結晶シリコン層が薄い場合、リ
ン拡散後の多結晶シリコン層上の酸化膜を除去した後に
制御性よく多結晶シリコン層を残すことが難しい。ま
た、リン拡散後は、通常不純物濃度が高くなりすぎるた
め大気中で多結晶シリコン層表面が酸化しやすく、この
自然酸化膜により多結晶シリコン層とこの上に被着する
高融点金属シリサイド層の電気的接触のオーミック接触
を妨げられやすい。そして、これを防止するためには高
融点金属シリサイド層を堆積するための装置内で、真空
中にてバックスパッタ等の手法で表面の自然酸化膜を取
り除く必要があり、工程が複雑で工業生産上望ましくな
い。
ン層上に高融点金属シリサイド層を被着したポリサイド
構造が知られている。しかしながら、こうした構造を有
するMOS型トランジスタの場合、リン拡散に際し、酸化
性雰囲気のため表面付近のシリコンが酸化物となって消
費されるので、下地の多結晶シリコン層が薄い場合、リ
ン拡散後の多結晶シリコン層上の酸化膜を除去した後に
制御性よく多結晶シリコン層を残すことが難しい。ま
た、リン拡散後は、通常不純物濃度が高くなりすぎるた
め大気中で多結晶シリコン層表面が酸化しやすく、この
自然酸化膜により多結晶シリコン層とこの上に被着する
高融点金属シリサイド層の電気的接触のオーミック接触
を妨げられやすい。そして、これを防止するためには高
融点金属シリサイド層を堆積するための装置内で、真空
中にてバックスパッタ等の手法で表面の自然酸化膜を取
り除く必要があり、工程が複雑で工業生産上望ましくな
い。
本発明は上記事情に鑑みてなされたもので、ポリサイド
構造における多結晶シリコン層の膜厚を1500Å以下とす
ることにより、多結晶シリコン層の上部に被着する高融
点金属シリサイド層の膜厚を厚くしてシート抵抗を下げ
るとともに、ゲート耐圧の劣化、段差上での電極の断切
れを阻止した半導体装置の製造方法を提供することを目
的とするものである。
構造における多結晶シリコン層の膜厚を1500Å以下とす
ることにより、多結晶シリコン層の上部に被着する高融
点金属シリサイド層の膜厚を厚くしてシート抵抗を下げ
るとともに、ゲート耐圧の劣化、段差上での電極の断切
れを阻止した半導体装置の製造方法を提供することを目
的とするものである。
［発明の概要］ 本発明は、半導体基板上にゲート絶縁膜を介して膜厚１
５００Å以下の多結晶シリコン層を形成する工程と、こ
の多結晶シリコン層に不純物をイオン注入する工程と、
前記多結晶シリコン層上に該多結晶シリコン層との膜厚
の和が３５００〜５０００Åとなるように高融点金属シ
リサイド層を形成する工程と、この高融点金属シリサイ
ド層及び前記多結晶シリコン層を反応性イオンエッチン
グにより除去しゲート電極を形成する工程と、このゲー
ト電極をマスクとして前記半導体基板に不純物をイオン
注入する工程と、前記金属シリサイド層を結晶化するこ
とによって、シート抵抗を下げるとともに、ゲート耐圧
の劣化、段差上での電極の段切れを阻止することを図っ
たことを骨子とする。
５００Å以下の多結晶シリコン層を形成する工程と、こ
の多結晶シリコン層に不純物をイオン注入する工程と、
前記多結晶シリコン層上に該多結晶シリコン層との膜厚
の和が３５００〜５０００Åとなるように高融点金属シ
リサイド層を形成する工程と、この高融点金属シリサイ
ド層及び前記多結晶シリコン層を反応性イオンエッチン
グにより除去しゲート電極を形成する工程と、このゲー
ト電極をマスクとして前記半導体基板に不純物をイオン
注入する工程と、前記金属シリサイド層を結晶化するこ
とによって、シート抵抗を下げるとともに、ゲート耐圧
の劣化、段差上での電極の段切れを阻止することを図っ
たことを骨子とする。
ところで、本発明者は、POCl3によってリン拡散した多
結晶シリコン層上にモリブデンシリサイド層（高融点金
属シリサイド層）を被着したポリサイド構造を有した半
導体装置について、多結晶シリコン層の膜厚とゲート絶
縁膜絶縁破壊電界との関係を調べたところ、第２図に示
す特性図が得られた。同図により、多結晶シリコン層の
膜厚が1500Å以下の場合、ゲート耐圧が極めて低くなる
ことが確認できる。
結晶シリコン層上にモリブデンシリサイド層（高融点金
属シリサイド層）を被着したポリサイド構造を有した半
導体装置について、多結晶シリコン層の膜厚とゲート絶
縁膜絶縁破壊電界との関係を調べたところ、第２図に示
す特性図が得られた。同図により、多結晶シリコン層の
膜厚が1500Å以下の場合、ゲート耐圧が極めて低くなる
ことが確認できる。
また、全体の膜厚が4000Åの場合のモリブデンシリサイ
ド層のシート抵抗の多結晶シリコン層の膜厚依存性を調
べたところ、第３図に示す特性図が得られた。同図によ
り、多結晶シリコン層の膜厚が1500Åより大きいとき、
シート抵抗が急増することが確認できる。
ド層のシート抵抗の多結晶シリコン層の膜厚依存性を調
べたところ、第３図に示す特性図が得られた。同図によ
り、多結晶シリコン層の膜厚が1500Åより大きいとき、
シート抵抗が急増することが確認できる。
以下、本発明をMOS型トランジスタの製造に適用した場
合について第４図(a)，(b)を参照して説明する。
合について第４図(a)，(b)を参照して説明する。
〔ｉ〕まず、表面に素子分離領域としてのフィールド絶
縁膜１を有するSi基板（半導体基板）２上にSiO2膜３を
形成した後、このSiO2膜３上に減圧CVD法により、例え
ば厚さ1000Åの多結晶シリコン層４を堆積した。ここ
で、多結晶シリコン層４のシート抵抗を下げ、同時に後
記高融点金属シリサイド層の電気的接触のオーミック性
を良くするためには、多結晶シリコン層を堆積後、例え
ば砒素を低加速電圧40KeV、ドーズ量３×1015cm-2でイ
オン注入する。つづいて、前記多結晶シリコン層４上に
例えばDCマグネトロンスパッタ法により高融点金属シリ
サイド層５を形成した（第４図(a)図示）。なお、この
高融点金属シリサイド層５は、前記多結晶シリコン層４
の厚さとの和が3500〜5000Åとなるように堆積した。こ
こで、膜厚の和が3500Å未満の場合、シート抵抗が大き
くなる恐れがあり、逆に5000Åを越えると反応性イオン
エッチング時間が長くなりレジストのダメージ等を生じ
やすい。また、前記高融点金属シリサイド層５の金属
(M)とシリコン（Si）との原子量論的組成比（M/Si）は1
/3〜1/2とした。ここで組成比（M/Si）がこの範囲にあ
れば、シリコンリッチとなり、シリサイド層５のストレ
スを低減できるとともに、多結晶シリコン層４との電気
的接触がオーミックとなりやすく有利である。
縁膜１を有するSi基板（半導体基板）２上にSiO2膜３を
形成した後、このSiO2膜３上に減圧CVD法により、例え
ば厚さ1000Åの多結晶シリコン層４を堆積した。ここ
で、多結晶シリコン層４のシート抵抗を下げ、同時に後
記高融点金属シリサイド層の電気的接触のオーミック性
を良くするためには、多結晶シリコン層を堆積後、例え
ば砒素を低加速電圧40KeV、ドーズ量３×1015cm-2でイ
オン注入する。つづいて、前記多結晶シリコン層４上に
例えばDCマグネトロンスパッタ法により高融点金属シリ
サイド層５を形成した（第４図(a)図示）。なお、この
高融点金属シリサイド層５は、前記多結晶シリコン層４
の厚さとの和が3500〜5000Åとなるように堆積した。こ
こで、膜厚の和が3500Å未満の場合、シート抵抗が大き
くなる恐れがあり、逆に5000Åを越えると反応性イオン
エッチング時間が長くなりレジストのダメージ等を生じ
やすい。また、前記高融点金属シリサイド層５の金属
(M)とシリコン（Si）との原子量論的組成比（M/Si）は1
/3〜1/2とした。ここで組成比（M/Si）がこの範囲にあ
れば、シリコンリッチとなり、シリサイド層５のストレ
スを低減できるとともに、多結晶シリコン層４との電気
的接触がオーミックとなりやすく有利である。
〔ii〕次に、前記シリサイド層５、シリコン層４を写真
蝕刻法により、Cl2とO2の混合ガスによる反応性イオン
エッチングにより適宜エッチングしてシリサイドパター
ン５′及びシリコンパターン４′からなるゲート電極６
を形成した。つづいて、このゲート電極６をマスクとし
て基板２上のSiO2膜３を選択的に除去してゲート絶縁膜
７を形成した後、ゲート電極６をマスクとして前記基板
１に不純物をイオン注入してソース、ドレイン領域８，
９を形成した。更に、酸化処理を施して前記シリサイド
パターン５′を結晶化してMOS型トランジスタを製造し
た（第４図(b)図示）。
蝕刻法により、Cl2とO2の混合ガスによる反応性イオン
エッチングにより適宜エッチングしてシリサイドパター
ン５′及びシリコンパターン４′からなるゲート電極６
を形成した。つづいて、このゲート電極６をマスクとし
て基板２上のSiO2膜３を選択的に除去してゲート絶縁膜
７を形成した後、ゲート電極６をマスクとして前記基板
１に不純物をイオン注入してソース、ドレイン領域８，
９を形成した。更に、酸化処理を施して前記シリサイド
パターン５′を結晶化してMOS型トランジスタを製造し
た（第４図(b)図示）。
しかして、本発明によれば、表面にフィールド絶縁膜１
を有するSi基板２上にSiO2膜３を形成した後、厚さ1000
Åの多結晶シリコン層４を形成し、更にこの多結晶シリ
コン層４上に高融点金属シリサイド層５を該多結晶シリ
コン層４との膜厚の和が3500〜5000Åとなるように堆積
し、しかる後これら積層膜をRIEにより適宜エッチング
除去してシリサイドパターン５′及びシリコンパターン
４′からなるゲート電極６を形成するため、ゲート耐圧
を従来と比べ向上できる。事実、厚さ1000Åの多結晶シ
リコン層に砒素を加速電圧40KeV、ドーズ量３×1015cm
-2でイオン注入した後、厚さ3000Åのモリブデンシリサ
イド膜をDCマグネトロンスパッタしポリサイド（全体膜
厚4000Å）の特性を調べたところ、第５図に示す通りと
なった。同図によれば、従来（多結晶シリコン層の厚さ
が1000Åの場合）、第１図及び第２図に示す如く絶縁破
壊電界はほとんどOMV/cmであったのに対し、約５MV/cm
にピークをもったグラフが得られ、400Å程度の無欠陥
の熱酸化膜の理想耐圧の10MV/cmのものまで得られるこ
とが確認できる。なお、これは、第６図に示す如く、モ
リブデンシリサイドのみでゲート電極を構成した場合の
ゲート絶縁破壊電界分布よりも高電界側までのびてい
る。以上より、本発明が従来技術と比べて著しく優れて
いることが確認できる。
を有するSi基板２上にSiO2膜３を形成した後、厚さ1000
Åの多結晶シリコン層４を形成し、更にこの多結晶シリ
コン層４上に高融点金属シリサイド層５を該多結晶シリ
コン層４との膜厚の和が3500〜5000Åとなるように堆積
し、しかる後これら積層膜をRIEにより適宜エッチング
除去してシリサイドパターン５′及びシリコンパターン
４′からなるゲート電極６を形成するため、ゲート耐圧
を従来と比べ向上できる。事実、厚さ1000Åの多結晶シ
リコン層に砒素を加速電圧40KeV、ドーズ量３×1015cm
-2でイオン注入した後、厚さ3000Åのモリブデンシリサ
イド膜をDCマグネトロンスパッタしポリサイド（全体膜
厚4000Å）の特性を調べたところ、第５図に示す通りと
なった。同図によれば、従来（多結晶シリコン層の厚さ
が1000Åの場合）、第１図及び第２図に示す如く絶縁破
壊電界はほとんどOMV/cmであったのに対し、約５MV/cm
にピークをもったグラフが得られ、400Å程度の無欠陥
の熱酸化膜の理想耐圧の10MV/cmのものまで得られるこ
とが確認できる。なお、これは、第６図に示す如く、モ
リブデンシリサイドのみでゲート電極を構成した場合の
ゲート絶縁破壊電界分布よりも高電界側までのびてい
る。以上より、本発明が従来技術と比べて著しく優れて
いることが確認できる。
なお、上記実施例では、MOS型トランジスタの製造に適
用した場合について述べたが、これに限らない。例え
ば、第７図に示すようなDRAMにも同様に適用できる。同
図において、１１は、基板１上にゲート絶縁膜１２を介
して設けられたキャパシタ用電極である。このキャパシ
タ用電極１１上には、層間絶縁膜１３を介して厚さ1000
Åの多結晶シリコン層１４及び厚さ3000Åの高融点金属
シリサイド層１５からなる配線電極１６が設けられてい
る。しかして、第７図のDRAMの配線電極としての特性を
調べたところ、3.5Ω／□程度の低いシート抵抗が得ら
れた。また、超LSI用の配線電極として考えた場合、段
差の激しいICチップ上でも断切れを生じないことが必要
とされるが、線幅２μｍで約100mmの配線がDRAMの16384
個のメモリーセルの段差上を走っても途中で切れない確
率は95％であった。これは、従来、モリブデンシリサイ
ドのみの場合の確率（75％）、あるいは多結晶シリコン
膜厚2000Å、モリブデンシリサイド膜厚2000Åの場合の
確率（78％）と比較してはるかに優れている。
用した場合について述べたが、これに限らない。例え
ば、第７図に示すようなDRAMにも同様に適用できる。同
図において、１１は、基板１上にゲート絶縁膜１２を介
して設けられたキャパシタ用電極である。このキャパシ
タ用電極１１上には、層間絶縁膜１３を介して厚さ1000
Åの多結晶シリコン層１４及び厚さ3000Åの高融点金属
シリサイド層１５からなる配線電極１６が設けられてい
る。しかして、第７図のDRAMの配線電極としての特性を
調べたところ、3.5Ω／□程度の低いシート抵抗が得ら
れた。また、超LSI用の配線電極として考えた場合、段
差の激しいICチップ上でも断切れを生じないことが必要
とされるが、線幅２μｍで約100mmの配線がDRAMの16384
個のメモリーセルの段差上を走っても途中で切れない確
率は95％であった。これは、従来、モリブデンシリサイ
ドのみの場合の確率（75％）、あるいは多結晶シリコン
膜厚2000Å、モリブデンシリサイド膜厚2000Åの場合の
確率（78％）と比較してはるかに優れている。
また、上記実施例では、高融点金属シリサイド層を用い
たが、これに限らず、高融点金属層を用いてもよい。な
お、高融点金属としてはモリブデン、タングステン、チ
タンもしくはタンタル等が挙げられる。
たが、これに限らず、高融点金属層を用いてもよい。な
お、高融点金属としてはモリブデン、タングステン、チ
タンもしくはタンタル等が挙げられる。
以上詳述した如く、本発明によれば、シート抵抗を下げ
るとともに、ゲート耐圧の劣化、段差上での断切れを改
善した信頼性の高い半導体装置の製造方法を提供するこ
とを目的とするものである。
るとともに、ゲート耐圧の劣化、段差上での断切れを改
善した信頼性の高い半導体装置の製造方法を提供するこ
とを目的とするものである。
第１図はポリサイド構造における多結晶シリコン層の膜
厚とゲート絶縁膜との関係を示す特性図、第２図は多結
晶シリコン層の膜厚とゲート絶縁膜絶縁破壊電界との関
係を示す特性図、第３図は多結晶シリコン膜とモリブデ
ンシリサイド膜のシート抵抗との関係を示す特性図、第
４図(a)，(b)は本発明の一実施例に係るMOS型トランジ
スタの製造方法を工程順に示す断面図、第５図は本発明
に係るMOS型トランジスタの絶縁破壊電界と絶縁破壊ひ
ん度との関係を示すグラフ、第６図はモリブデンシリサ
イド膜のみでゲート電極を構成した場合のMOS型トラン
ジスタの絶縁破壊電界と絶縁破壊ひん度との関係を示す
グラフ、第７図は第４図(a)，(b)のMOS型トランジスタ
で用いられたポリサイド構造の配線電極を有したDRAMの
断面図である。 １…フィールド絶縁膜（素子分離領域）、２…Si基板
（半導体基板）、３…SiO2膜、１３…層間絶縁膜、４，
１４…多結晶シリコン層、４′…シリコンパターン、
５，１５…高融点金属シリサイド層、５′…シリサイド
パターン、６…ゲート電極、７…ゲート絶縁膜、８…ソ
ース領域、９…ドレイン領域。
厚とゲート絶縁膜との関係を示す特性図、第２図は多結
晶シリコン層の膜厚とゲート絶縁膜絶縁破壊電界との関
係を示す特性図、第３図は多結晶シリコン膜とモリブデ
ンシリサイド膜のシート抵抗との関係を示す特性図、第
４図(a)，(b)は本発明の一実施例に係るMOS型トランジ
スタの製造方法を工程順に示す断面図、第５図は本発明
に係るMOS型トランジスタの絶縁破壊電界と絶縁破壊ひ
ん度との関係を示すグラフ、第６図はモリブデンシリサ
イド膜のみでゲート電極を構成した場合のMOS型トラン
ジスタの絶縁破壊電界と絶縁破壊ひん度との関係を示す
グラフ、第７図は第４図(a)，(b)のMOS型トランジスタ
で用いられたポリサイド構造の配線電極を有したDRAMの
断面図である。 １…フィールド絶縁膜（素子分離領域）、２…Si基板
（半導体基板）、３…SiO2膜、１３…層間絶縁膜、４，
１４…多結晶シリコン層、４′…シリコンパターン、
５，１５…高融点金属シリサイド層、５′…シリサイド
パターン、６…ゲート電極、７…ゲート絶縁膜、８…ソ
ース領域、９…ドレイン領域。
Claims (2)
- 【請求項１】半導体基板上にゲート絶縁膜を介して膜厚
１５００Å以下の多結晶シリコン層を形成する工程と、
この多結晶シリコン層に不純物をイオン注入する工程
と、前記多結晶シリコン層上に該多結晶シリコン層との
膜厚の和が３５００〜５０００Åとなるように高融点金
属シリサイド層を形成する工程と、この高融点金属シリ
サイド層及び前記多結晶シリコン層を反応性イオンエッ
チングにより除去しゲート電極を形成する工程と、この
ゲート電極をマスクとして前記半導体基板に不純物をイ
オン注入する工程と、前記金属シリサイド層を結晶化す
る工程とを具備することを特徴とする半導体装置の製造
方法。 - 【請求項２】前記高融点金属シリサイド層は、モリブデ
ン、タングステン、チタンもしくはタンタルをシリサイ
ド化することにより形成される金属層である特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158702A JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158702A JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050961A JPS6050961A (ja) | 1985-03-22 |
| JPH0658965B2 true JPH0658965B2 (ja) | 1994-08-03 |
Family
ID=15677487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58158702A Expired - Lifetime JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658965B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016854A1 (de) * | 1995-11-01 | 1997-05-09 | Amo Gmbh | Halbleiter-bauelement mit prismenförmigem kanalbereich |
| KR100623232B1 (ko) * | 2003-11-29 | 2006-09-18 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354978A (en) * | 1976-10-29 | 1978-05-18 | Toshiba Corp | Insulated gate type field effect element |
| JPS5488783A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
| DE3131875A1 (de) * | 1980-08-18 | 1982-03-25 | Fairchild Camera and Instrument Corp., 94042 Mountain View, Calif. | "verfahren zum herstellen einer halbleiterstruktur und halbleiterstruktur" |
-
1983
- 1983-08-30 JP JP58158702A patent/JPH0658965B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050961A (ja) | 1985-03-22 |
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