JPS59195870A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、詳しくはダート電極を改良
したＭＩＳ型半導体装置に係る。

〔発明の技術的背景とその問題点〕

半導体装置、例えばＭＯ８型半導体装置においては、従
来よシダート電極材料として多結晶シリコンを用いてい
る。しかしながら、多結晶シリコンからなるダート電極
は抵抗が比較的高いために、トランジスタの高速化の要
求から第１図に示す如く高融点金属シリサイドからなる
ダート電極を備えたＭＯＳ　２１半導体装置が開発され
ている。即ち、第１図中の１は例えばｐ型のシリコン基
板であシ、この基板１表面には素子を分離するだめのフ
ィールド酸化膜２が設けられている。このフィールド酸
化膜２で分離された島状の基板１の領域（素子領域）に
は互に電気的に分離されたｎ＋型のソース、ドレイン領
域３゜４が設けられている。これらソース、ドレイン領
域３，４間のチャンネル領域を含む基板１部分にはケ９
−ト酸化膜５を介して高融点金属シリサイドからなるグ
ー）を極６が設けられている、。

ところで、上記従来技術においてはダート電極６を形成
し、これをマスクとして討型のソース、ドレイン領域３
，４を形成した後、ダート電極６とソース領域３の間、
及び同電極６とドレイン領域４の間の耐圧（ダート耐圧
）を向上させるために高温酸化処理を行なってケ゛−ト
電極６の周囲（％に側面）に酸化層を形成することが行
なわれている。しかしながら、ケ゛−ト電極６を高融点
金属シリサイドで形成すると、前記高温酸化処理に際し
て、第２図に示す如くゲート電極６の周囲に酸化層７が
成長されると共に、ダート電極６端部で膜ストレスによ
る“めくれ上り８″が生じる、いわゆる異常酸化が起こ
る。これは、高融点金属シリサイドからなるダート電極
６が酸化される際に、シリサイド中のＳｔが消費される
ため、酸化後の高融点金属シリサイドは化学的安定性が
損なわれるためである。こうした゛めくれ上９８”が生
じると、半導体装置を微細化した場合、素子性能を著し
く劣化させる。

このようなことから、最近、第３図に示す如く高融点金
属シリサイｌ’　（ＭＳｉｘ　；Ｍは高融点金属、Ｓｌ
はシリコン）の組成比ｘ　ｆ　ｘ　：＞　２にせしめた
ものからなるダート電極６′ヲシリコン基板１上にダー
ト酸化膜５を介して設けたＭＯ８型半導体装置が開発さ
れている。かかるダート電極６′にあっては、前記高温
酸化工程による酸化層の成長に際して、ダート電極６′
の酸化に伴なうＳｉの消費を該ダート電極６′中の余剰
のＳｉによシ補充できるため、ケ゛−ト電極６′の異常
酸化、即ちパめくれ上り″全防止できる。

上述したダート電極６′を構成する高融点金属シリサイ
ドは高温熱処理前、つまシケ゛−ト電極６′形成後にお
いては非晶質であるため、Ｓｉは非晶質状態であシ、そ
の後の高温酸化処理においは予め組成比Ｘがｘ　）　２
とＳｔが余剰になっているため、この非晶質状態の余剰
Ｓｉがダート酸化１１桑５と反応する。その結果、同第
３図に示す如く、局所的にダート酸化膜５中に反応物質
９が形成され、この反応物質９が電気伝導性を有するだ
め、前記高温酸化後のダート面ツ圧は極めて低下し素子
特性を著しく劣化させる。

〔発明の目的〕

本発明はダート電極を構成する高融点金属シリサイドパ
ターンの異常酸化を防止し、かつダート耐圧を向上せし
めた高性能、高信頼性の半導体装置を提供しようとする
ものである。

〔発明の概要〕

本発明は半導体基板上に絶縁膜を介して第１多結晶シリ
コンノぐターン、高融点金属シリサイド・９ターン及び
第２多結晶シリコンパターンヲ順次積層した三層構造の
グ゛−ト電極を設けることによって、既述した高性能、
高信頼性の半導体装置を得ることを骨子とするものであ
る。

〔発明の実施例〕

次に、本発明（５ｎチャンネルＭＯ８）ラン・ゾスタに
適用した例について第４図（ａ）〜（ｆ）の製造方法を
併記して説明する。

（１）壕ず、ｐ型シリコン基板２ノに選択酸化法等によ
シフイールド酸化膜２２′ｆｆ：形成した後、熱酸化処
理を施してフィールド酸化膜２２で分離された島状の基
板２・ｌの領域（素子領域）に例えば厚さ４００Ｘの酸
化膜２３を成長させた（第４図（ａ）図示）。

（１１）次いで、全面にＬＰＣＶＤ法により例えば厚さ
１００ＯＸの第１多結晶シリコン層２４□を堆積し、こ
の上にスパッタリング法、ＣＶＤ法もしくは真空蒸着法
等により例えば厚さ３０００Ｘのモリブデン・シリサイ
ド層２５を堆積し、更にこの上にＬＰＣＶＤ法により例
えば厚さ２０００Ｘの第２多結晶シリコン層２４２を堆
積した後、第２多結晶シリコン層２４□のダート電極予
定部に写真蝕刻法によりし・クス）　ｙＲパターン６を
形成した（第４図（ｂ）図示）。つづいて、レジストノ
母ターン２６をマスクとして反応性イオンエツチング（
ＲＩＥ）によシ第２多結晶シリコン層２４□、モリブデ
ン・シリサイド層２５、第１多結晶シリコン層２４□、
更に酸化膜２３を順次選択的に除去した。これにょシ、
第４図（ｃ）に示す如くダート酸化膜７２７が形成され
ると共に、このダート酸化膜２７上に第１多結晶シリコ
ンパターン２８１、モリブデン・シリサイドパタフ　２
９　及Ｕ’Ｍ　２　多結晶シリコンパターン２８□を順
次積層した三層構造のケゝ−ト電極３ｏが形成された。

なお、この工程において反応性イオンエッチンクの代り
に等方性エツチングにょシ第２多結晶シリコン層等を選
択的に除去してもよい。

（１（１）次いで、レジストノやターン２６を除去１〜
だ後、ダート電極３０及びフィールド酸化膜２２をマス
クとしてｎ型不純物、例えば砒素をシリコン基板２ノに
加速電圧４０　ｋ＊Ｖ、ドーズａ　３　Ｘ　１０　ｃＭ
　　の条件で選択的にイオン注入した（第４図（ｄ）図
示）。つづいて、８００〜１０００℃の高温酸化処理を
施した。この時、第４図（Ｃ）に示す如く、イオン注入
された砒素が活性化、拡散されてシリコン基板２１表面
にｎ型のソース、ドレイン領域３１．３２が形成される
と共に、露出したシリコン基板２ノの表面部分、並びに
ケ゛−ト電極ｓｏｂ構成する第１多結晶シリコンパター
ン２８□、そりブテン・シリサイドパターン２９の側面
、第２多結晶シリコンパターン２８□周囲に酸化層３３
が成長された（第４図（ｅ）図示）。

（ｉｖ）　　次いで、全面にＣＶＤ　　Ｓ　１０２膜３
４を堆積し、前記ソース、ドレイン領域３１．３２の一
部に対応するＣＶＤ　　Ｓ　ｉＯ２膜３４及び酸化層３
３部分にコンタクトホール３５．３５を開孔した後、全
面に例えばＡｔ膜を蒸着し、これ′ｆ！：パターニング
して前記ソース、ドレイン領域３１．３２とコンタクト
ホール３５，３５５介して夫々接続したＡｔ配線３６．
３６’＜形成しｎチャンネルＭＯＳ　＋−ランリスタを
製造した（第４図（ｆ）図示）。

本発明のｎチャンネルＭＯＳ　）ランマスクは第４図（
ｆ）に示す如くｐ型シリコン基板２ノのフィールド酸化
膜２２．で分離された島状領域に互に電気的に分離され
たｎ十型のソース、ドレイン領域３１．３２ｆ設け、こ
れらソース、ドレイン領域３１．３２間のチャンネル領
域を含む基板２１上にダート酸化膜２７を介して第１多
結晶シリコンパターン２８１、モリブデン・シリサイト
ノやターン２９及び第２多結晶シリコンパターン２８２
を順次積層した三層構造のダート電極３０ｆ設け、更に
ケ゛−ト電極３ｏの周囲及びソース、ドレイン領域３１
．３２の表面に酸化層３３を設け、その上に被覆したＣ
ＶＤ　　Ｓ　１０２膜３４上にソース、ドレインの取シ
出しＡＡ配綜３６゜３６を設けた構造になっている。

しかして、本発明によれば高温酸化時においてダート電
極３０の一宿成材であるモリブデン・シリサイドパター
ン２９側面に酸化層３３が形成され、該シリサイドパタ
ーン２９中のＳｔが消費されても、該モリブデン・シリ
サイドパターン２９の上下には第１．第２の多結晶シリ
コンパターン２８□　、２８２が設けられているため、
前記モリブデン・シリサイドパターン２９で消費された
Ｓｉはそれら多結晶シリコンパターン２８□　、２８□
から十分に供給される。その結果、高温酸化工程でも異
常酸化のない安定した酸化が彦され、ダート電極３０周
囲に良好な酸化層３３を形成できる。事実、前述した第
２図図示のＭＯＳ　）ランマスクと本実施例のＭＯＳト
ランジスタについて異常酸化発生率を比吸検討したとこ
ろ、第５図に示す結果となった。この第５図より本発明
のＭＯＳ　）ランリスタは従来（第２図図示）のＭＯＳ
　）ランリスタに比較して飛躍的に改善されることがわ
かる。

また、高温酸化工程中にゲート酸化膜と反応する非晶質
Ｓｌがモリブデン・シリサイトノぐターン２９中に存在
していても、ｒ−）酸化膜２７とモリブデン・シリサイ
ドパターン２９の間には第１多結晶シリコンノぐターン
２８１が介装されているだめ、上記反応は完全に抑止さ
れ、前記反応物質の生成に伴なうダート耐圧の低下を防
止できる。事実、前述した第３図図示のＭＯＳトランジ
スタと本実施例のＭＯＳ）うｙ＆スタについて、ダート
耐圧不良率を比較検討ルたところ、第６図に示す結果と
なった。この第６図よｐ本発明のＭＯＳ　）ランリスタ
は従来（第３図図示）のＭＯＳ　）ランリスタに比べて
ダート耐圧不良率が飛躍的に改善されることがわかる。

なお、上記実施例では高融点金属シリサイドパターンと
してモリブデン・シリサイドパターンを用いたが、これ
に限定されず、例えばタングステン・シリサイド、タン
タル・シリサイド、白金・シリサイド、チタン・シリサ
イド等の他の高融点金属シリサイドのパターンヲ用いて
もよい。

上記実施例では第１．第２の多結晶シリコンツクターン
として不純物を含まないものを用いたが、これに限定さ
れない。例えは第１．第２の多結晶シリコンパターンの
うちの少なくとも一方がリン、砒素、アンチモンなどの
ｎ型不純物或いは？ロンなどのｐ型不純物を含むように
してもよい。また、第２多結晶シリコン・々ターンにｎ
型不純物を含有させる手段としては、例えば前記第２多
結晶シリコン層の堆積後、ＰＯＣｔ３雰囲気中に曝す方
法等が採用し得る。この場合、ｐｏｃｚ３雰囲気中に長
時間曝せば、リンが第２多結晶シリコン層からその下の
モリブデン・シリサイド層を通って第１多結晶シリコン
層まで拡散され、これらをＡターニングすることによっ
てリンドープ第１多結晶シリコンパターン、モリブデン
・シリサイドパターン及びリンドープ第２多結晶シリコ
ン・９ターンを順次積層した三層構造のダート電極を形
成できる３゜ 本発明は上記実施例の如きｎチャンネルＭＯＳトランジ
スタに限定されず、ｐチャンネルＭＯＳトランジスタ、
ｃｒａｏｓ或いはＭＮＯＳ等にも同様に適用できる。

〔発明の効果〕

以上詳述した如く、本発明によればダート電極を構成す
る高融点シリサイドパターンの異常酸化を防止し、かつ
ダート耐圧を飛躍的に向上せしめた高性能、高信頼性の
半導体装置を提供できる。

【図面の簡単な説明】

第１図は従来のＭＯＳ型半導体装置を示す断面図、第２
図は第１図図示のＭＯＳ型半導体装置の問題点を説明す
るだめの断面図、第３図は従来の別のダート電極′ｆ：
備えたＭＯＳ型半導体装置の断面図、第４図（、）〜（
ｆ）は本発明の一実施例である１１チャンネルＭＯ８）
ランジスタラ得るだめの製造工程を示す断面図、第５図
は第１図図示の従来のＭＯＳ　）ランリスタ及び第４図
（ｆ）図示の本発明のＭＯＳ　）ランリスタにおける異
常酸化発生率を示す線図、第６図は第３図図示の従来の
ＭＯＳ　）ランリスタ及び第４図（ｆ）図示の本発明の
ＭＯＳ　）ランリスタにおけるグー　ｌ−耐圧不良率を
示す線図である。１ ２１・−・ｐＷシリコン基板、２２・・・フィールド酸
化膜、２７・・・ケ゛−ト酸化膜、２８□・・・第１多
結晶シリコンパターン、２８□・・・第２多結晶シリコ
ンノぐターン、２９・・・モリブデン・シ＋）サイトノ
ぐターン、　３０・・・ダート電極、　３１・・・ｉｌ
　　型ソース領域、３２・・・ｎ＋型ドレイン領域、３
３・・・Ｌ２化層、３４７　ＣＶＤ　　５ｉ０２膜、３
６　、３６−Ａｔ配線。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に第１多結晶シリコンパターン、高
   融点金属シリサイドパターン及び第２多結晶シリコンノ
   ぐターンを順次積層した三層槽　　□造のダート電極を
   絶縁膜を介して設けたことを特徴とする半導体装置。
2. （２）　　高融点金属シリサイドがモリブデンシリサイ
   ド、タングステンシリサイド、タンタルシリサイド、チ
   タンシリサイド、白金シリサイドのいずれかであること
   を特徴とする特許請求の範囲第１項記載の半導体装置。
3. （３）ダート電極の周囲にはその電極構成材である第１
   多結晶シリコンパターン、高融点金属シリサイトノやタ
   ーン及び第２多結晶シリコンパターンを熱酸化すること
   により形成された酸化層が設けられていることを特徴と
   する特許請求の範囲第１項記載の半導体装置。