JPH01120867A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH01120867A JPH01120867A JP62278566A JP27856687A JPH01120867A JP H01120867 A JPH01120867 A JP H01120867A JP 62278566 A JP62278566 A JP 62278566A JP 27856687 A JP27856687 A JP 27856687A JP H01120867 A JPH01120867 A JP H01120867A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体技術に関するものである。特に、ＭＩ
Ｓ構造を有するゲート電極の形成方法に関するものであ
る。
Ｓ構造を有するゲート電極の形成方法に関するものであ
る。
従来の半導体装置を、ＭＯ３型半導体装置の製造方法を
一例に取り、ゲート酸化工程以降について概略を示そう
。
一例に取り、ゲート酸化工程以降について概略を示そう
。
Ｎ型、比抵抗１０〜２０（０ｃｍ）のシリコン基板２０
１上に、ＧＡＴＥ酸化膜２０２を４００形成させたのち
、ゲート電極層２０８として、例えば、第１多結晶シリ
コン層２０７をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉ −ｏｎ）法によって２
０００堆積させた後、第ｌＭｏＳｉ＊ （モリブデン
シリサイド）層２０３をスパッタ法によって３０００堆
積させる。
１上に、ＧＡＴＥ酸化膜２０２を４００形成させたのち
、ゲート電極層２０８として、例えば、第１多結晶シリ
コン層２０７をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉ −ｏｎ）法によって２
０００堆積させた後、第ｌＭｏＳｉ＊ （モリブデン
シリサイド）層２０３をスパッタ法によって３０００堆
積させる。
ついで、ポリレジストを用いたフォトリソグラフィーに
よって所望のパターニングをし、ドライエツチングによ
って、ゲート電極層２０Ｂすなわち第１ Ｍ ｏ Ｓ
ｉ を層２０３、および第１多結晶シリコン層２０７を
エツチングする。（第３図（ａ））さらに、ゲート電極
層２０８を、９００°Ｃ水蒸気雰囲気中で３０分間酸化
し、ゲート電極層２０８の周囲に約２０００の酸化シリ
コン膜を形成させる。このとき、シリコン基板上の酸化
膜２０５も１０００になる。
よって所望のパターニングをし、ドライエツチングによ
って、ゲート電極層２０Ｂすなわち第１ Ｍ ｏ Ｓ
ｉ を層２０３、および第１多結晶シリコン層２０７を
エツチングする。（第３図（ａ））さらに、ゲート電極
層２０８を、９００°Ｃ水蒸気雰囲気中で３０分間酸化
し、ゲート電極層２０８の周囲に約２０００の酸化シリ
コン膜を形成させる。このとき、シリコン基板上の酸化
膜２０５も１０００になる。
こののちＭＯＳ）ランシスターのソース、ドレインとな
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ″″）を、
ｌＸｌ０”（個／ｄ）以上イオン注入する。（第３図（
ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィーに
よって、ＭＯＳトランジスターのドレインまたは、ソー
ス、および第ｌＭｏ５１ｇ２０３上部を開孔した後、ド
ライエツチングによってシリコン酸化膜を除去する。
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ″″）を、
ｌＸｌ０”（個／ｄ）以上イオン注入する。（第３図（
ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィーに
よって、ＭＯＳトランジスターのドレインまたは、ソー
ス、および第ｌＭｏ５１ｇ２０３上部を開孔した後、ド
ライエツチングによってシリコン酸化膜を除去する。
この後、第２多結晶シリコンをＣＶＤ法によって３００
０堆積させ、第２多結晶シリコン中へ多量ノく約Ｉ Ｘ
１０” （個／ＣＩｌ＋） ） ＋７）Ｐ Ｃ１０７
） ｔ−拡散させる。さらに、ポジレジストをもちいた
フォトリソグラフィーによって、パターンを形成させた
のち、第２多結晶シリコンをドライエツチングする。（
第３図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエ２チングによって開孔し、配線金属例えばＡｆを
蒸着し、配線金属をフォトリソグラフィー、およびドラ
イエツチングして、配線に必要な部分をのこす。
０堆積させ、第２多結晶シリコン中へ多量ノく約Ｉ Ｘ
１０” （個／ＣＩｌ＋） ） ＋７）Ｐ Ｃ１０７
） ｔ−拡散させる。さらに、ポジレジストをもちいた
フォトリソグラフィーによって、パターンを形成させた
のち、第２多結晶シリコンをドライエツチングする。（
第３図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエ２チングによって開孔し、配線金属例えばＡｆを
蒸着し、配線金属をフォトリソグラフィー、およびドラ
イエツチングして、配線に必要な部分をのこす。
以上従来のＭＯ３型半導体装置の概略をしめした。
しかし、前述の従来技術では、ゲート電極層と第２多結
晶シリコン間の眉間酸化膜は、第１Ｍ。
晶シリコン間の眉間酸化膜は、第１Ｍ。
Ｓｉｎ層を酸化して形成した眉間絶縁膜であるため、絶
縁破壊電界は、２〜３（Ｍ■／ｃＩＩＩ）にまで低下し
てしまうという欠点を有していた。
縁破壊電界は、２〜３（Ｍ■／ｃＩＩＩ）にまで低下し
てしまうという欠点を有していた。
本発明は、このような問題点を解決するものでその目的
とするところは、第１ Ｍ ｏ Ｓ ｉ ２と第２多結
晶シリコン間の絶縁性を、安定させると共に、高めるも
のである。
とするところは、第１ Ｍ ｏ Ｓ ｉ ２と第２多結
晶シリコン間の絶縁性を、安定させると共に、高めるも
のである。
（問題点を解決するための手段〕
本発明の半導体装置は、
（１）ＭＩＳ型半導体装置において、ゲート酸化膜上に
は、少なくとも、シリサイド層もしくは高融点金属層と
、該シリサイド層もしくは高融点金属層上には、第２多
結晶シリコン層とからなることを特徴とする。
は、少なくとも、シリサイド層もしくは高融点金属層と
、該シリサイド層もしくは高融点金属層上には、第２多
結晶シリコン層とからなることを特徴とする。
（２）ＭＩＳ型半導体装置において、ゲート絶縁膜上に
は、少なくとも、第１多結晶シリコン層と、該第１多結
晶シリコン層上には１、シリサイド層もしくは高融点金
属層と、該シリサイド層もしくは高融点金属層上には、
第２多結晶シリコン層とからなることを特徴とする。
は、少なくとも、第１多結晶シリコン層と、該第１多結
晶シリコン層上には１、シリサイド層もしくは高融点金
属層と、該シリサイド層もしくは高融点金属層上には、
第２多結晶シリコン層とからなることを特徴とする。
〔実施例１〕
第１図は、本発明のＭＩＳ型半導体装置の実施例をＭＯ
５型半導体装置について製造方法を例に取りながら具体
的に示す。
５型半導体装置について製造方法を例に取りながら具体
的に示す。
Ｐ型、比抵抗８〜１２（０口）のシリコン基板１００上
に、ＧＡＴＥ酸化膜１０１を１０００℃０、雰囲気中で
４００形成させたのち、ゲート電極材として、第１多結
晶シリコン層１０２をＣＶＤ法により１０００堆積させ
、第１モリブデンシリサイド層、以下第ｌＭｏＳｉ、層
と略記する１０３をスパッタ法により２０００堆積させ
た後、第２多結晶シリコン層１０４をＣＶＤ法によって
２０００堆積させた。（第１図（ａ））更に、ポジレジ
ストを用いたフォトリソグラフィーによって所望のパタ
ーニングを行ったのち、ドライエツチングによってはじ
めに、第２多結晶シリコン層１０４を、ついで第１Ｍｏ
Ｓｉ。層１０３を、最後に第１多結晶シリコン層１０２
をエツチングした。このとき、第１多結晶シリコン層１
０２のエツチング条件は、ＳＦｂ、ＣＣｌＦ５ガス、１
５０Ｗ、圧力０，６Ｔｏｒｒで、３０秒程度エツチング
した。第２多結晶シリコン層１０４は２０秒程度エツチ
ングした。また、第１Ｍ。
に、ＧＡＴＥ酸化膜１０１を１０００℃０、雰囲気中で
４００形成させたのち、ゲート電極材として、第１多結
晶シリコン層１０２をＣＶＤ法により１０００堆積させ
、第１モリブデンシリサイド層、以下第ｌＭｏＳｉ、層
と略記する１０３をスパッタ法により２０００堆積させ
た後、第２多結晶シリコン層１０４をＣＶＤ法によって
２０００堆積させた。（第１図（ａ））更に、ポジレジ
ストを用いたフォトリソグラフィーによって所望のパタ
ーニングを行ったのち、ドライエツチングによってはじ
めに、第２多結晶シリコン層１０４を、ついで第１Ｍｏ
Ｓｉ。層１０３を、最後に第１多結晶シリコン層１０２
をエツチングした。このとき、第１多結晶シリコン層１
０２のエツチング条件は、ＳＦｂ、ＣＣｌＦ５ガス、１
５０Ｗ、圧力０，６Ｔｏｒｒで、３０秒程度エツチング
した。第２多結晶シリコン層１０４は２０秒程度エツチ
ングした。また、第１Ｍ。
Ｓｔ、層１０３は、ＣＣｌ４ ＋０！ガス、２００Ｗ圧
力６Ｐａで１分程度エツチングした。
力６Ｐａで１分程度エツチングした。
更に、９５０″ＣＷｅｔＯｚ雰囲気中で３０分間酸化し
第ｌＭｏＳｉ、層１０３をシリサイド化させるとともに
第２多結晶シリコン層１０４を酸化させ、第２多結晶シ
リコンＮ１０４上に２５００程度の熱酸化シリコン１１
１０５を形成させた。このときシリコン基板上←も５０
０の熱酸化シリコンＪｉＪ カ形成すｈ ルａ 第１
Ｍ ｏ Ｓ ｔ ｚ ｒＦＪｌ ０３を酸化させて形成
した酸化シリコン層の絶縁耐圧は３（ＭＶ／ｃｍ）程度
であったが、第１ＭｏＳｉ。層上の第２多結晶シリコン
７１１０４を酸化させて形成した酸化シリコン層１０５
は緻密で絶縁耐圧は６ （Ｍ Ｖ ／ ｃｍ ）以上得
ることが出来た。
第ｌＭｏＳｉ、層１０３をシリサイド化させるとともに
第２多結晶シリコン層１０４を酸化させ、第２多結晶シ
リコンＮ１０４上に２５００程度の熱酸化シリコン１１
１０５を形成させた。このときシリコン基板上←も５０
０の熱酸化シリコンＪｉＪ カ形成すｈ ルａ 第１
Ｍ ｏ Ｓ ｔ ｚ ｒＦＪｌ ０３を酸化させて形成
した酸化シリコン層の絶縁耐圧は３（ＭＶ／ｃｍ）程度
であったが、第１ＭｏＳｉ。層上の第２多結晶シリコン
７１１０４を酸化させて形成した酸化シリコン層１０５
は緻密で絶縁耐圧は６ （Ｍ Ｖ ／ ｃｍ ）以上得
ることが出来た。
つぎに、ＣＶＤ法によって、第２酸化シリコン層を５０
００堆積させる。このときの堆積条件は、７８０ ’Ｃ
雰囲気中Ｎｚｏ＋ｃＨａガス２００Ｐａで３０分間熱処
理を行うことによって得られる。
００堆積させる。このときの堆積条件は、７８０ ’Ｃ
雰囲気中Ｎｚｏ＋ｃＨａガス２００Ｐａで３０分間熱処
理を行うことによって得られる。
次に、イオン化したリン（Ｐ３）を３０Ｋｅｙの加速エ
ネルギーで８Ｘ１０”（コ／Ｃ４）イオン注入した。
ネルギーで８Ｘ１０”（コ／Ｃ４）イオン注入した。
次に、第２酸化シリコン層をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツ
チングした。このとき、第１多結晶シリコン層１０２、
第１ Ｍ ｏ Ｓ ｉ雪層１０３、第２多結晶シリコン
層１０４及び、第１酸化シリコンＪｉ１０５の側壁部に
は、第２酸化シリコン膜が残った状態、いわゆるサブド
ウオール（Ｓ ｉ ｄ ｅＷａｌｌ）１０６が形成され
る。また、このＤＲＹエツチングによって第２多結晶シ
リコン層上の酸化膜１０５は、２０００程度に膜減りす
る。従って、この工程までで第１多結晶シリコン［１０
２、第１ＭｏＳｉ。層１０３及び、第２多結晶シリコン
１１０４は、酸化シリコン膜によって完全におおわれた
ことになる９次に、イオン化したリン（Ｐ９）を３０Ｋ
ｅｙの加速エネルギーで１×１０”（コ／Ｃ１１ｌ）イ
オン注入した。（第１図（ｂ））次に、ＣＶＤ法によっ
て第３酸化シリコン膜１０７を２５００堆積させる。こ
のときの堆積条件は、７６０℃雰囲気中、圧力２００Ｐ
ａでガスは、５ｉＨｎ、Ｎ、０１Ｎｔであった。
Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエツ
チングした。このとき、第１多結晶シリコン層１０２、
第１ Ｍ ｏ Ｓ ｉ雪層１０３、第２多結晶シリコン
層１０４及び、第１酸化シリコンＪｉ１０５の側壁部に
は、第２酸化シリコン膜が残った状態、いわゆるサブド
ウオール（Ｓ ｉ ｄ ｅＷａｌｌ）１０６が形成され
る。また、このＤＲＹエツチングによって第２多結晶シ
リコン層上の酸化膜１０５は、２０００程度に膜減りす
る。従って、この工程までで第１多結晶シリコン［１０
２、第１ＭｏＳｉ。層１０３及び、第２多結晶シリコン
１１０４は、酸化シリコン膜によって完全におおわれた
ことになる９次に、イオン化したリン（Ｐ９）を３０Ｋ
ｅｙの加速エネルギーで１×１０”（コ／Ｃ１１ｌ）イ
オン注入した。（第１図（ｂ））次に、ＣＶＤ法によっ
て第３酸化シリコン膜１０７を２５００堆積させる。こ
のときの堆積条件は、７６０℃雰囲気中、圧力２００Ｐ
ａでガスは、５ｉＨｎ、Ｎ、０１Ｎｔであった。
つぎに、ポジレジストパターンをマスクにしてＳｔ基板
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン［１０２、第１ＭｏＳｉ。層１０３及び、第
２多結晶シリコン層１０４のパターンと重なり合っても
よい、従って、上述した製造方法によって第１多結晶シ
リコン層１０２、第１ＭｏＳｉ。層１０３、第２多結晶
シリコン層１０４とスルーホー月 １わせ余裕は、
従来Ｌｕｍ程度は必要としたイ鴇−ホールと第１多結晶
シリコンＪ１１０２、 ４ｏＳｉ＊１０３及び、第２
多結晶シリコン層１０４のパターンと重なり合ってもよ
くなったため、更に素子の微細化が可能になった。
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン［１０２、第１ＭｏＳｉ。層１０３及び、第
２多結晶シリコン層１０４のパターンと重なり合っても
よい、従って、上述した製造方法によって第１多結晶シ
リコン層１０２、第１ＭｏＳｉ。層１０３、第２多結晶
シリコン層１０４とスルーホー月 １わせ余裕は、
従来Ｌｕｍ程度は必要としたイ鴇−ホールと第１多結晶
シリコンＪ１１０２、 ４ｏＳｉ＊１０３及び、第２
多結晶シリコン層１０４のパターンと重なり合ってもよ
くなったため、更に素子の微細化が可能になった。
次に、ドライエツチングによって第３酸化シリコンＩＩ
１０７を油分的に開孔する。このときのエツチング条
件は、Ｃ，ＣＩ Ｆ、 、Ｎｔ ６００Ｗ０．１２Ｔｏ
ｒｒであった。（第１図（Ｃ））このエツチングによっ
てシリコン基板は露出するが、第２多結晶シリコン層１
０４上に形成された酸化膜は、５００しかエツチングさ
れないため、結局第２多結晶シリコン膜１０４上にはま
だ１５００の酸化膜が残されていることになる。
１０７を油分的に開孔する。このときのエツチング条
件は、Ｃ，ＣＩ Ｆ、 、Ｎｔ ６００Ｗ０．１２Ｔｏ
ｒｒであった。（第１図（Ｃ））このエツチングによっ
てシリコン基板は露出するが、第２多結晶シリコン層１
０４上に形成された酸化膜は、５００しかエツチングさ
れないため、結局第２多結晶シリコン膜１０４上にはま
だ１５００の酸化膜が残されていることになる。
更に、第３多結晶シリコン１０８を２０００堆積させた
。こののち、イオン化したリン（Ｐ゛）を６Ｘ１０”（
個／ｃ４〕を注入したのちポジレジストを用いたフォト
リソグラフィーによって、所望のパターニングを行った
のちドライエツチングした。このときのエッチ条件は、
Ｃ，ＣｌＦ５＋ｓＦ、１５０Ｗ圧力０．６Ｔｏｒｒで約
２０秒であった。（第１図（６）） こののち、第３多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第２
多結晶シリコン、第３多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積し、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るための孔を開孔する。
。こののち、イオン化したリン（Ｐ゛）を６Ｘ１０”（
個／ｃ４〕を注入したのちポジレジストを用いたフォト
リソグラフィーによって、所望のパターニングを行った
のちドライエツチングした。このときのエッチ条件は、
Ｃ，ＣｌＦ５＋ｓＦ、１５０Ｗ圧力０．６Ｔｏｒｒで約
２０秒であった。（第１図（６）） こののち、第３多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第２
多結晶シリコン、第３多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積し、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るための孔を開孔する。
（実施例２］
第２図は、本発明のＭＩＳ型半導体装置の実施例をＭＯ
３型半導体装置を例に取りながら具体的に示す。
３型半導体装置を例に取りながら具体的に示す。
Ｐ型、比抵抗８〜１２（０ｃｍ）のシリコン基板２００
上に、ＧＡＴＥ酸化膜２０１を１０００″ＣＯ□雰囲気
中で４００形成させたのち、ゲート電極材として、第１
多結晶シリコンＮ２Ｏ２をＣＶＤ法により１０００堆積
させ、第１モリブデンシリサイド層、以下筒ｌＭｏ５
Ｌ Ｎと略記する２０３をスパッタ法により２０００堆
積させた後、第２多結晶シリコン層２０４をＣＶＤ法に
よって５００堆積させた後第１酸化シリコンＭ２Ｏ３を
ＣＶＤ法によって３０００堆積させた。堆積条件は、７
８０℃雰囲気中Ｎ、０＋ＣＨ４ガス２００Ｐａで１５分
間熱処理を行うことによって得られる。（第２図（ａ）
） 更に、ポジレジストを用いたフォトリソグラフィーによ
って、所望のパターニングを行ったのち、ドライエツチ
ングによってはじめに第１酸化シリコン層２０５を、次
に第２多結晶シリコン層２０４を、ついで第１ Ｍ ｏ
Ｓ ｉ ２層２０３を、最後に第１多結晶シリコン層
２０２をエツチングした。
上に、ＧＡＴＥ酸化膜２０１を１０００″ＣＯ□雰囲気
中で４００形成させたのち、ゲート電極材として、第１
多結晶シリコンＮ２Ｏ２をＣＶＤ法により１０００堆積
させ、第１モリブデンシリサイド層、以下筒ｌＭｏ５
Ｌ Ｎと略記する２０３をスパッタ法により２０００堆
積させた後、第２多結晶シリコン層２０４をＣＶＤ法に
よって５００堆積させた後第１酸化シリコンＭ２Ｏ３を
ＣＶＤ法によって３０００堆積させた。堆積条件は、７
８０℃雰囲気中Ｎ、０＋ＣＨ４ガス２００Ｐａで１５分
間熱処理を行うことによって得られる。（第２図（ａ）
） 更に、ポジレジストを用いたフォトリソグラフィーによ
って、所望のパターニングを行ったのち、ドライエツチ
ングによってはじめに第１酸化シリコン層２０５を、次
に第２多結晶シリコン層２０４を、ついで第１ Ｍ ｏ
Ｓ ｉ ２層２０３を、最後に第１多結晶シリコン層
２０２をエツチングした。
このとき、第１多結晶シリコンＮ２Ｏ２のエツチング条
件は、ＳＦａ 、ＣＣＩ Ｆｓガス、１５０Ｗ圧力０．
６Ｔｏｒｒで３０秒程度エツチングした。
件は、ＳＦａ 、ＣＣＩ Ｆｓガス、１５０Ｗ圧力０．
６Ｔｏｒｒで３０秒程度エツチングした。
第２多結晶シリコンＮ２Ｏ４は２０秒程度エツチングし
た。また、第ｌＭｏ５ｉｚ２０３は、ＣＣ１ａ＋Ｏｔガ
ス、２０ｐＷ圧力６Ｐａで１分程度エツチングした。
た。また、第ｌＭｏ５ｉｚ２０３は、ＣＣ１ａ＋Ｏｔガ
ス、２０ｐＷ圧力６Ｐａで１分程度エツチングした。
更に、９５０°ＣＯｔ雰囲気中で３０分間酸化し第ｌＭ
ｏ５ｉｔＮ２０３をシリサイド化させた。
ｏ５ｉｔＮ２０３をシリサイド化させた。
このＭｏ Ｓ ｉ、層はシリサイド化させる際３０％程
度堆積収縮するため特にＭｏ５１ｇ層とシリコン酸化膜
との密着性が悪化し、剥離してしまうという欠点を有し
ていたがＭｏ５ｉ＝ｉｉ上に第２多結晶シリコン層を形
成させることによってＭｏ５ｌｔ層の応力を緩和し、第
１酸化シリコン［１０５との密着性を高めるとともに安
定化させることが出来た。
度堆積収縮するため特にＭｏ５１ｇ層とシリコン酸化膜
との密着性が悪化し、剥離してしまうという欠点を有し
ていたがＭｏ５ｉ＝ｉｉ上に第２多結晶シリコン層を形
成させることによってＭｏ５ｌｔ層の応力を緩和し、第
１酸化シリコン［１０５との密着性を高めるとともに安
定化させることが出来た。
つぎに、ＣＶＤ法によって第２酸化シリコン層を５００
０堆積させる。このときの堆積条件は、７８０″Ｃ雰囲
気中Ｎｔ Ｏ＋ＣＨ４ガス２００Ｐａで３０分間熱処理
を行うことによって得られる。
０堆積させる。このときの堆積条件は、７８０″Ｃ雰囲
気中Ｎｔ Ｏ＋ＣＨ４ガス２００Ｐａで３０分間熱処理
を行うことによって得られる。
次に、イオン化したリン（Ｐ９）を３０Ｋｅｙの加速エ
ネルギーで８Ｘ１０”（コ／ｃｆｆｌ）イオン注入した
。
ネルギーで８Ｘ１０”（コ／ｃｆｆｌ）イオン注入した
。
次に、第２酸化シリコン層を、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングした。このとき、第１多結晶シリコンＮ２Ｏ２
、第ｌＭｏ５ｉｔ層２０３、第２多結晶シリコン層２０
４及び、第１酸化シリコンＮ２Ｏ５の側壁部には、第２
酸化シリコン膜が残った状態、いわゆるサイドウオール
（Ｓ ｉ ｄ ｅＷａｌｌ）２０６が形成される。また
、このＤＲＹエツチングによって第１酸化シリコン層２
０５は、２５０００程度に膜減りする。従って、この工
程までで第１多結晶シリコン層２０３、第１ＭｏＳｉ。
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲＹエ
ツチングした。このとき、第１多結晶シリコンＮ２Ｏ２
、第ｌＭｏ５ｉｔ層２０３、第２多結晶シリコン層２０
４及び、第１酸化シリコンＮ２Ｏ５の側壁部には、第２
酸化シリコン膜が残った状態、いわゆるサイドウオール
（Ｓ ｉ ｄ ｅＷａｌｌ）２０６が形成される。また
、このＤＲＹエツチングによって第１酸化シリコン層２
０５は、２５０００程度に膜減りする。従って、この工
程までで第１多結晶シリコン層２０３、第１ＭｏＳｉ。
層２０３及び、第２多結晶シリコン層２０４は、酸化シ
リコン膜によって完全におおわれたことになる。次に、
イオン化したリン（Ｐｏ）を３０Ｋｅｙの加速エネルギ
ーでｌＸｌ０”（コ／ｃ′ｌ１ｉ）イオン注入した。（
第２図（ｂ））次に、ＣＶＤ法によって第３酸化シリコ
ン膜２０７を２５００堆積させる。このときの堆積条件
は、７６０℃雰囲気中圧力２００Ｐａで、ガスは、Ｓｉ
Ｈ，、Ｎ、Ｏ，Ｎｇであった。
リコン膜によって完全におおわれたことになる。次に、
イオン化したリン（Ｐｏ）を３０Ｋｅｙの加速エネルギ
ーでｌＸｌ０”（コ／ｃ′ｌ１ｉ）イオン注入した。（
第２図（ｂ））次に、ＣＶＤ法によって第３酸化シリコ
ン膜２０７を２５００堆積させる。このときの堆積条件
は、７６０℃雰囲気中圧力２００Ｐａで、ガスは、Ｓｉ
Ｈ，、Ｎ、Ｏ，Ｎｇであった。
つぎに、ポジレジストパターンをマスクにしてＳｉ基板
との接触が必胃な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層２０２、第ｌＭｏ５ｉｚ層２０３及び、第
２多結晶シリコン層２０４のパターンと重なり合っても
よい。従って、上述した製造方法によって第１多結晶シ
リコン層２０２、第ｌＭｏ５ｉｔ層２０３、第２多結晶
シリコン層２０４とスルーホールとの合わせ余裕は、従
来１μｍ程度は必要としたが、スルーホールと第１多結
晶シリコン層２０２、第１ＭｏＳｉ。層２０３及び、第
２多結晶シリコンＮ２Ｏ４のパターンと重なり合っても
よ（なったため、更に素子の微細化が可能になった。
との接触が必胃な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層２０２、第ｌＭｏ５ｉｚ層２０３及び、第
２多結晶シリコン層２０４のパターンと重なり合っても
よい。従って、上述した製造方法によって第１多結晶シ
リコン層２０２、第ｌＭｏ５ｉｔ層２０３、第２多結晶
シリコン層２０４とスルーホールとの合わせ余裕は、従
来１μｍ程度は必要としたが、スルーホールと第１多結
晶シリコン層２０２、第１ＭｏＳｉ。層２０３及び、第
２多結晶シリコンＮ２Ｏ４のパターンと重なり合っても
よ（なったため、更に素子の微細化が可能になった。
次に、ドライエツチングによって第３酸化シリコン膜２
０７を部分的に開孔する。このときのエツチング条件は
、Ｃｔ ＣＩ Ｆｓ 、Ｎｔ ６００ Ｗｏ、１２Ｔｏ
ｒｒであった。（第２図（Ｃ））このエツチングによっ
てシリコン基板は露出するが、第２多結晶シリコンＮ１
０４上に形成された酸化膜は、５００Ｌ、かエツチング
されないため、結局第２多結晶シリコン膜１０４上には
まだ２０００の酸化膜が残されていることになる。また
、ＭｏＳｉ２膜を酸化して得られた酸化膜は、絶縁耐圧
が通常２〜３ （ＭＶ／ｃｍ） シか得られないが、Ｃ
ＶＤ法によって得られた酸化膜は、緻密で絶縁耐圧は８
（ＭＶ／Ｃｌ１１）以上得ることが出来る。
０７を部分的に開孔する。このときのエツチング条件は
、Ｃｔ ＣＩ Ｆｓ 、Ｎｔ ６００ Ｗｏ、１２Ｔｏ
ｒｒであった。（第２図（Ｃ））このエツチングによっ
てシリコン基板は露出するが、第２多結晶シリコンＮ１
０４上に形成された酸化膜は、５００Ｌ、かエツチング
されないため、結局第２多結晶シリコン膜１０４上には
まだ２０００の酸化膜が残されていることになる。また
、ＭｏＳｉ２膜を酸化して得られた酸化膜は、絶縁耐圧
が通常２〜３ （ＭＶ／ｃｍ） シか得られないが、Ｃ
ＶＤ法によって得られた酸化膜は、緻密で絶縁耐圧は８
（ＭＶ／Ｃｌ１１）以上得ることが出来る。
更に、第３多結晶シリコン１０８を２０００堆積させた
。こののち、イオン化したリン（Ｐ’ ）を６Ｘ１０”
（個／ｃｔｆｆ）注入ししたのちポジレジストを用いた
フォトリソグラフィーによって所望のパターニングを行
ったのちドライエツチングした。このときのエッチ条件
は、Ｃｚ ＣＩ Ｆｓ ＋５Ｆ６１５０Ｗ圧力０．６Ｔ
ｏｒｒで約２０秒であった。、（第２図＠） こののち、第３多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第２
多結晶シリコン、第３多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積し、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るための孔を開孔する。
。こののち、イオン化したリン（Ｐ’ ）を６Ｘ１０”
（個／ｃｔｆｆ）注入ししたのちポジレジストを用いた
フォトリソグラフィーによって所望のパターニングを行
ったのちドライエツチングした。このときのエッチ条件
は、Ｃｚ ＣＩ Ｆｓ ＋５Ｆ６１５０Ｗ圧力０．６Ｔ
ｏｒｒで約２０秒であった。、（第２図＠） こののち、第３多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第２
多結晶シリコン、第３多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積し、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るための孔を開孔する。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、Ｍｏ５ｉ
ｚをＴｉ５Ｏｉ、 、ＷＳｉｚ 、Ｍｏ、Ｔｉ、Ｗ、Ｐ
ｔ等に変えても効果は同じである。
の実施例は、あくまで一実施例であり例えば、Ｍｏ５ｉ
ｚをＴｉ５Ｏｉ、 、ＷＳｉｚ 、Ｍｏ、Ｔｉ、Ｗ、Ｐ
ｔ等に変えても効果は同じである。
以上本発明によれば、第１多結晶シリコン層、第ｌＭｏ
５１ｇ層及び第２多結晶シリコン層と、第３多結晶シリ
コンとの間の絶縁耐圧は、従来の２〜３ （Ｍ Ｖ ／
ｃｍ ）から８ （ＭＶ／ｃｍ）以上に向上し信頼性
が大幅に向上した。
５１ｇ層及び第２多結晶シリコン層と、第３多結晶シリ
コンとの間の絶縁耐圧は、従来の２〜３ （Ｍ Ｖ ／
ｃｍ ）から８ （ＭＶ／ｃｍ）以上に向上し信頼性
が大幅に向上した。
また、本発明のＭＩＳ型半導体装置によって作られた４
ＭビットのＭＡＳＫＲＯＭは従来の半導体装置に比べて
ｃｈｉｐ面積を２０％減少させることが出来た。
ＭビットのＭＡＳＫＲＯＭは従来の半導体装置に比べて
ｃｈｉｐ面積を２０％減少させることが出来た。
第１図（ａ） 〜（ｄ）、第２図（ａ） 〜（ｄ）は、
本発明のＭＯ８型半導体装置の一実施例の工程断面図で
ある。 第３図（ａ）〜（Ｃ）は、従来０ＭＯ５型半導体装置の
工程断面図である。 １００．２００・・・シリコン基板 １０１．２０１・・・ゲート酸化膜 １０２．２０２・・・第１多結晶シリコン層１０３．２
０３・・・第ｌＭｏ５ｉｔ層１０４．２０４・・・第２
多結晶シリコン層１０５．２０５・・・第１酸化シリコ
ン層１０６．２０６・・・サイドウオール １０７．２０７・・・第３酸化シリコン層１０８．２０
８・・・第３多結晶シリコン層１０９．２０９・・・レ
ジスト １１０．２１０・・・イオン注入層 ３０１・・・シリコン基板 ３０２・・・ＧＡＴＥ酸化膜 ３０３ ・・・第ｌＭｏ５ｉｔ［ ３０４・・・第ｌＭｏ５Ｌｚ層上の熱酸化膜３０５・・
・シリコン基板上の熱酸化膜３０６・・・第２多結晶シ
リコン層 ３０７・・・第１多結晶シリコン層 ３０Ｂ・・−ＧＡＴＥｉｉ極層 、３０９・・・イオン注入層 ＣｃＬ） ９．１田 第 ２図 （α） （ｂ） ♀３ば
本発明のＭＯ８型半導体装置の一実施例の工程断面図で
ある。 第３図（ａ）〜（Ｃ）は、従来０ＭＯ５型半導体装置の
工程断面図である。 １００．２００・・・シリコン基板 １０１．２０１・・・ゲート酸化膜 １０２．２０２・・・第１多結晶シリコン層１０３．２
０３・・・第ｌＭｏ５ｉｔ層１０４．２０４・・・第２
多結晶シリコン層１０５．２０５・・・第１酸化シリコ
ン層１０６．２０６・・・サイドウオール １０７．２０７・・・第３酸化シリコン層１０８．２０
８・・・第３多結晶シリコン層１０９．２０９・・・レ
ジスト １１０．２１０・・・イオン注入層 ３０１・・・シリコン基板 ３０２・・・ＧＡＴＥ酸化膜 ３０３ ・・・第ｌＭｏ５ｉｔ［ ３０４・・・第ｌＭｏ５Ｌｚ層上の熱酸化膜３０５・・
・シリコン基板上の熱酸化膜３０６・・・第２多結晶シ
リコン層 ３０７・・・第１多結晶シリコン層 ３０Ｂ・・−ＧＡＴＥｉｉ極層 、３０９・・・イオン注入層 ＣｃＬ） ９．１田 第 ２図 （α） （ｂ） ♀３ば
Claims (1)
- ＭＩＳ型半導体装置において、ゲート酸化膜上には、
少なくとも、シリサイド層もしくは高融点金属層と、該
シリサイド層もしくは高融点金属層上には、多結晶シリ
コン層とからなることを特徴とするＭＩＳ型半導体装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278566A JP2568864B2 (ja) | 1987-11-04 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
| KR1019880004752A KR920007787B1 (ko) | 1987-06-09 | 1988-04-27 | 반도체 장치 및 그 제조방법 |
| US07/202,649 US5075762A (en) | 1987-06-09 | 1988-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers and method of manufacturing the same |
| US07/531,672 US5191402A (en) | 1986-10-27 | 1990-06-01 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US08/487,352 US5612557A (en) | 1986-10-27 | 1995-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278566A JP2568864B2 (ja) | 1987-11-04 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120867A true JPH01120867A (ja) | 1989-05-12 |
| JP2568864B2 JP2568864B2 (ja) | 1997-01-08 |
Family
ID=17599050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278566A Expired - Lifetime JP2568864B2 (ja) | 1986-10-27 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008989A1 (en) * | 1991-11-06 | 1993-05-13 | Canon Kabushiki Kaisha | Polycrystalline silicon-based base plate for liquid jet recording head, its manufacture, liquid jet recording head using the plate, and liquid jet recording apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441087A (en) * | 1977-09-07 | 1979-03-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
| JPS61150376A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 半導体装置 |
| JPS6439749A (en) * | 1987-08-05 | 1989-02-10 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1987
- 1987-11-04 JP JP62278566A patent/JP2568864B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441087A (en) * | 1977-09-07 | 1979-03-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
| JPS61150376A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 半導体装置 |
| JPS6439749A (en) * | 1987-08-05 | 1989-02-10 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008989A1 (en) * | 1991-11-06 | 1993-05-13 | Canon Kabushiki Kaisha | Polycrystalline silicon-based base plate for liquid jet recording head, its manufacture, liquid jet recording head using the plate, and liquid jet recording apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2568864B2 (ja) | 1997-01-08 |
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