JPH01189170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01189170A JPH01189170A JP1426488A JP1426488A JPH01189170A JP H01189170 A JPH01189170 A JP H01189170A JP 1426488 A JP1426488 A JP 1426488A JP 1426488 A JP1426488 A JP 1426488A JP H01189170 A JPH01189170 A JP H01189170A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体技術に関するものである。特に、ＭＯ
３構造を有するゲート電極の形成方法に関するものであ
る。
３構造を有するゲート電極の形成方法に関するものであ
る。
従来の半導体装置の製造方法を、Ｍ ＯＳ型半導体装置
の製造方法を一例に取り、ゲート酸化工程以降について
第２図（ａ）〜（ｃ）を用いて概略を示そう。
の製造方法を一例に取り、ゲート酸化工程以降について
第２図（ａ）〜（ｃ）を用いて概略を示そう。
Ｎ型、比抵抗１０〜２０（０ｃｍ）のシリコン基板（２
０１）上に、ＧＡＴＥ酸化膜（２０２）を４０ＯＡ形成
させたのち、ゲート電極層（２０３）として、例えば、
多結晶シリコン層（２０３＞をＣＶＤ （Ｃｈｅｌｃａ
ｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって
４００ＯＡ堆積させる。
０１）上に、ＧＡＴＥ酸化膜（２０２）を４０ＯＡ形成
させたのち、ゲート電極層（２０３）として、例えば、
多結晶シリコン層（２０３＞をＣＶＤ （Ｃｈｅｌｃａ
ｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって
４００ＯＡ堆積させる。
ついで、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングをし、ドライエツチングによ
って、多結晶シリコン層（２０３）をエツチングする。
よって所望のパターニングをし、ドライエツチングによ
って、多結晶シリコン層（２０３）をエツチングする。
［第２図（ａ）］
次に、イオン化したリン（Ｐ２）を、３０ＫｅＶの加速
エネルギーで８ｘｌＯ”（コ／ｃｍ”）イオン注入する
。［第２図（ｂ）］ つぎに、ＣＶＤ法によって、第１酸化シリコン層を５０
００人堆積させる。
エネルギーで８ｘｌＯ”（コ／ｃｍ”）イオン注入する
。［第２図（ｂ）］ つぎに、ＣＶＤ法によって、第１酸化シリコン層を５０
００人堆積させる。
次に、第１酸化シリコン層をＲＩ Ｅ （Ｒｅａｃｔｉ
ｖｅＪｏｎ Ｅｔｃｈｉｎｇ ）モードで、ｌ７ＲＹエ
ツチングする。
ｖｅＪｏｎ Ｅｔｃｈｉｎｇ ）モードで、ｌ７ＲＹエ
ツチングする。
このとき、多結晶シリコン層（２０３）の側壁部には、
第２酸化シリコン膜が残った状態、いわゆるサイドウオ
ール（Ｓｉｄｅ ｗａｌｌ） （’２０４ ）が形成さ
れる。［第２図（Ｃ）］ こののち、ＭＯＳトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化ホウ素（Ｂ＋）をｌ
Ｘｌ０１５［個／ｃｍ”］以上イオン注入する。
第２酸化シリコン膜が残った状態、いわゆるサイドウオ
ール（Ｓｉｄｅ ｗａｌｌ） （’２０４ ）が形成さ
れる。［第２図（Ｃ）］ こののち、ＭＯＳトランジスターのソース、ドレインと
なる部分をポジレジストをもちいたフォトリソグラフィ
ーによって、開孔した後、イオン化ホウ素（Ｂ＋）をｌ
Ｘｌ０１５［個／ｃｍ”］以上イオン注入する。
この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えば、Ａ１
を蒸着し、配線金属をフォトリソグラフィー、およびド
ライエツチングして、配線に必要な部分をのこす。
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えば、Ａ１
を蒸着し、配線金属をフォトリソグラフィー、およびド
ライエツチングして、配線に必要な部分をのこす。
以上従来のＭＯ８型半導体装置の製造方法の概略をしめ
した。
した。
しかし、前述の従来技術では、ドレイン端部における高
電界のためドリフトしてきた電子のエネルギーは、格子
温度より高く（ホットエレクトロン）なるため、このエ
ネルギーを緩和するためにこのホットエレクトロンはシ
リコン格子から電子をたたき出しくインパクトイオナイ
ゼーション）たたき出された電子がゲート電極からの電
界によってサイドウオールやゲート酸化膜中に飛び込む
ために特にＮチャンネルＭＯＳトランジスターのスレシ
ョルド電圧、コンダクタンスが悪化するという欠点を有
していた。
電界のためドリフトしてきた電子のエネルギーは、格子
温度より高く（ホットエレクトロン）なるため、このエ
ネルギーを緩和するためにこのホットエレクトロンはシ
リコン格子から電子をたたき出しくインパクトイオナイ
ゼーション）たたき出された電子がゲート電極からの電
界によってサイドウオールやゲート酸化膜中に飛び込む
ために特にＮチャンネルＭＯＳトランジスターのスレシ
ョルド電圧、コンダクタンスが悪化するという欠点を有
していた。
本発明は、このような問題点を解決するものでその目的
とするところは、ホットエレクトロンによるトランジス
ター特性の劣化を防止することである。
とするところは、ホットエレクトロンによるトランジス
ター特性の劣化を防止することである。
本発明の半導体装置の製造方法は、少なくとも、半導体
基板の表面にゲート絶縁膜を形成する工程と第１電極層
を形成する工程と第１電極層上に第２電極層を形成する
工程と、第１絶縁膜を堆積する工程と、前記第１絶縁膜
及び、第２電極層をバターニング後エツチングする工程
と、第２電極層と第１絶縁膜層の側壁に壁体を形成する
工程と、第１電極層をエツチングする工程とを具備する
ことを特徴とする。
基板の表面にゲート絶縁膜を形成する工程と第１電極層
を形成する工程と第１電極層上に第２電極層を形成する
工程と、第１絶縁膜を堆積する工程と、前記第１絶縁膜
及び、第２電極層をバターニング後エツチングする工程
と、第２電極層と第１絶縁膜層の側壁に壁体を形成する
工程と、第１電極層をエツチングする工程とを具備する
ことを特徴とする。
第１図は、本発明の半導体装置の製造方法の実施例をＭ
ＯＳ型半導体装置の製造方法を例に取り具体的に示す
。
ＯＳ型半導体装置の製造方法を例に取り具体的に示す
。
Ｐ型、比抵抗８〜１２（Ωｃｍ）のシリコン基板（１０
０）上に、ＧＡＴＥ酸化膜（１０１）を１０００°ＣＯ
２雰囲気中で４００Ａ形成させたのち、ゲート電極材と
して、第１多結晶シリコン層（１０２）をＣＶＤ法によ
り１００ＯＡ堆積させ、モリブデンシリサイド層（以下
Ｍ ＯＳ Ｌ ２層と略記する）（１０３）をスパッタ
法により２０００Ａ堆積させた後、第１６化シリコン層
（１０４）をＣＶＤ法によって２０００Ａ堆積させた。
０）上に、ＧＡＴＥ酸化膜（１０１）を１０００°ＣＯ
２雰囲気中で４００Ａ形成させたのち、ゲート電極材と
して、第１多結晶シリコン層（１０２）をＣＶＤ法によ
り１００ＯＡ堆積させ、モリブデンシリサイド層（以下
Ｍ ＯＳ Ｌ ２層と略記する）（１０３）をスパッタ
法により２０００Ａ堆積させた後、第１６化シリコン層
（１０４）をＣＶＤ法によって２０００Ａ堆積させた。
［第１図（ａ）］
更に、ポジレジストを用いたフォトリソグラフィーによ
って、所望のバターニングを行ったのち、ドライエツチ
ングによって、はじめに、第１酸化シリコン層（１０４
）を、ついでＭ ｏ Ｓ ｉ ２層（１０３）をエツチ
ングした。次に、イオン化したリン（Ｐ＋）を３０Ｋｅ
ｙの加速エネルギーで８Ｘ１０１２（コ／ｃｍ’）イオ
ン注入した。
って、所望のバターニングを行ったのち、ドライエツチ
ングによって、はじめに、第１酸化シリコン層（１０４
）を、ついでＭ ｏ Ｓ ｉ ２層（１０３）をエツチ
ングした。次に、イオン化したリン（Ｐ＋）を３０Ｋｅ
ｙの加速エネルギーで８Ｘ１０１２（コ／ｃｍ’）イオ
ン注入した。
レジストを除去した後、ＣＶＤ法によって、第２酸化シ
リコン層を５ｏｏｏ人堆積させる。このときの堆積条件
は、７８０℃雰囲気中Ｎ２０＋ＣＨ，ガス２００Ｐａで
３０分間熱処理を行うことによって得られる。
リコン層を５ｏｏｏ人堆積させる。このときの堆積条件
は、７８０℃雰囲気中Ｎ２０＋ＣＨ，ガス２００Ｐａで
３０分間熱処理を行うことによって得られる。
次に、第２酸化シリコン層をＲＩ Ｅ （ＲｅａＣｔｉ
ＶｅＪｏｎ Ｅｔｃｈｉｎｇ） モードで、ＤＲＹエ
ツチングした。
ＶｅＪｏｎ Ｅｔｃｈｉｎｇ） モードで、ＤＲＹエ
ツチングした。
このとき、ＭｏＳｉ２層（１０３）、酸化シリコン層＜
１０４）の側壁部には、第２酸化シリコン膜が残った状
態、いわゆるサイドウオール（ＳｉｄｅＷａｌｌ）（１
０６）が形成される。
１０４）の側壁部には、第２酸化シリコン膜が残った状
態、いわゆるサイドウオール（ＳｉｄｅＷａｌｌ）（１
０６）が形成される。
さらに、ドライエツチングによって多結晶シリコン層（
１０２）をセルファラインでエッチングした、このとき
のエッチ条件は、Ｃ２ＣｌＦ５＋５Ｆ６１５０Ｗ圧力０
．６Ｔｏｒｒで約２０秒であった。［第１図（Ｃ）］ つぎに、８５０℃水蒸気雰囲気中で３０分間酸化し多結
晶シリコン（１０２）の側壁部に約７０ＯＡの酸化シリ
コン（１０７）を成長させた。
１０２）をセルファラインでエッチングした、このとき
のエッチ条件は、Ｃ２ＣｌＦ５＋５Ｆ６１５０Ｗ圧力０
．６Ｔｏｒｒで約２０秒であった。［第１図（Ｃ）］ つぎに、８５０℃水蒸気雰囲気中で３０分間酸化し多結
晶シリコン（１０２）の側壁部に約７０ＯＡの酸化シリ
コン（１０７）を成長させた。
さらに、イオン化したリン（Ｐ＋）を５０ＫｅＶの加速
エネルギーでｌＸｌ０１６（コ／ｃｍ２＞イオン注入し
た。［第１図（ｄ）］ この後、酸化シリコンを堆積し、配線材との接触をとる
ための孔を開孔したのち配線材を堆積し、パターニング
したのち、素子表面保護膜を堆積させ、最後に配線材と
外部端子との接触を取るための孔を開孔する。
エネルギーでｌＸｌ０１６（コ／ｃｍ２＞イオン注入し
た。［第１図（ｄ）］ この後、酸化シリコンを堆積し、配線材との接触をとる
ための孔を開孔したのち配線材を堆積し、パターニング
したのち、素子表面保護膜を堆積させ、最後に配線材と
外部端子との接触を取るための孔を開孔する。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、Ｍ ｏ
Ｓ ｉ ２をＴｉ５１２、ＷＳｉ２、ＭＯｌＴｉ、Ｗ、
Ｐｔ等に変えても効果は同じである。
の実施例は、あくまで一実施例であり例えば、Ｍ ｏ
Ｓ ｉ ２をＴｉ５１２、ＷＳｉ２、ＭＯｌＴｉ、Ｗ、
Ｐｔ等に変えても効果は同じである。
以上本発明によれば、ＭＯＳトランジスターのドレイン
端でのゲート方向の電界を弱くできるとともに、インパ
クトイオナイゼーションによって発生したホットキャリ
アは多結晶シリコン中に取り込まれるためゲート長０．
６μｍのサブミクロンデバイスの寿命を１０年以上確保
できるようになった。
端でのゲート方向の電界を弱くできるとともに、インパ
クトイオナイゼーションによって発生したホットキャリ
アは多結晶シリコン中に取り込まれるためゲート長０．
６μｍのサブミクロンデバイスの寿命を１０年以上確保
できるようになった。
第１図（ａ）−（ｄ）は、本発明のＭＯ３型半導体装置
の製造方法の一実施例の工程断面図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程断面図である。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１多結晶シリコン層 １０３−− ・第ｌＭｏＳｉ２層 １０４・・・第１酸化シリコン層 １０５・・・レジスト層 １０６・・・サイドウオール １０７・・・酸化シリコン層 ２０１・・・シリコン基板 ２０２− ・・ＧＡＴＥｅｉ化膜 ２０３・・・第１多結晶シリコン層 ２０４・・・サイドウオール 以上 出願人 セイコーエプソン株式会社 匂！１′ 単 １ｒ′ｉＪ
の製造方法の一実施例の工程断面図である。 第２図（ａ）〜（ｃ）は、従来のＭＯ３型半導体装置の
製造方法の工程断面図である。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１多結晶シリコン層 １０３−− ・第ｌＭｏＳｉ２層 １０４・・・第１酸化シリコン層 １０５・・・レジスト層 １０６・・・サイドウオール １０７・・・酸化シリコン層 ２０１・・・シリコン基板 ２０２− ・・ＧＡＴＥｅｉ化膜 ２０３・・・第１多結晶シリコン層 ２０４・・・サイドウオール 以上 出願人 セイコーエプソン株式会社 匂！１′ 単 １ｒ′ｉＪ
Claims (1)
- 半導体装置の製造方法において、少なくとも、半導体
基板の表面にゲート絶縁膜を形成する工程と第１電極層
を形成する工程と第１電極層上に第２電極層を形成する
工程と、第１絶縁膜を堆積する工程と、前記第１絶縁膜
及び、第２電極層をパターニング後エッチングする工程
と、第２電極層と第１絶縁膜層の側壁に壁体を形成する
工程と、第１電極層をエッチングする工程とを具備する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1426488A JPH01189170A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1426488A JPH01189170A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189170A true JPH01189170A (ja) | 1989-07-28 |
Family
ID=11856234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1426488A Pending JPH01189170A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286467A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
| US5438006A (en) * | 1994-01-03 | 1995-08-01 | At&T Corp. | Method of fabricating gate stack having a reduced height |
-
1988
- 1988-01-25 JP JP1426488A patent/JPH01189170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286467A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
| US5438006A (en) * | 1994-01-03 | 1995-08-01 | At&T Corp. | Method of fabricating gate stack having a reduced height |
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