JP3586971B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に反射防止膜を用いてゲートパターンを形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、デザインルールの更なる微細化の要求が高まるにつれて、リソグラフィ工程における露光の際の下地からの反射光によるレジストパターンの劣化が無視できなくなっている。このため、下地膜上やレジスト上に反射防止膜を形成し、下地からの反射光量を低減することにより、レジスト解像性を向上させるようになってきている。こうした反射防止膜としては、例えばポリイミドなどの有機系の反射防止膜や、Ｓｉ，ＳｉＮ，ＴｉＮ，ＴｉＷなどの無機系の反射防止膜が報告されている。
【０００３】
このような反射防止膜の中でも、無機系の反射防止膜の一つであるＳｉＯＮ膜は、Ｐ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｏｉｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて簡単に形成することが可能であり、またその組成を変えることにより異なる下地膜に適用することが可能であるという利点を有している。従って、種々のデバイスに広く適用されることが期待されている。
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置の製造方法においては、深さの異なる複数のコンタクトホールを同時に開孔する場合が少なからずある。例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタを作製する場合、ゲート電極上及びソース・ドレイン領域としての不純物領域上に深さの異なるコンタクトホールを開孔しなければならない。
このとき、ゲートパターンを形成する際に反射防止膜としてＳｉＯＮ膜を用いると、ゲート電極上にはＳｉＯＮ膜が残存しているため、ゲート電極上にコンタクトホールを開孔する際に、層間絶縁膜としてのＳｉＯ２ 膜のみならずＳｉＯＮ膜をもエッチング除去する必要がある。
【０００５】
しかし、ＳｉＯＮ膜をゲートパターン形成の際の反射防止膜として用いた場合には、このＳｉＯＮ膜はＳｉリッチの組成となるため、ＳｉＯ２ 膜をエッチングする条件でＳｉＯＮ膜を同等にエッチングすることは困難である。
従って、ゲート電極上にコンタクトホールを開孔する場合に、仮にＳｉＯ２ 膜のエッチング条件を用いてＳｉＯＮ膜をもエッチング除去しようとすると、同時に開孔している不純物領域上のコンタクトホールにおいてはオーバーエッチングとなり、不純物領域表面が削り取られてその厚さが薄くなってしまうという問題がある。
【０００６】
また、ＳｉＯ２ 膜をエッチング除去した後、エッチング条件を変えてＳｉＯＮ膜をエッチング除去する方法を採っても、ＳｉＯ２ 膜のエッチングによって既に露出された不純物領域表面がＳｉＯＮ膜のエッチングの際に同様に削り取られてしまうという問題がある。
【０００７】
そこで本発明は、上記問題を解決するために考案されたものであり、基板上の下地膜を所定の形状にパターニングする際に用いた反射防止膜が下地膜上に残存していても、下地膜上の開孔部と下地膜のない基板上の開孔部とを、基板表面にダメージを与えることなく同時に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明に係る半導体装置の製造方法は、基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、を有し、前記反射防止膜中に前記不純物イオンを打ち込むことにより、前記反射防止膜のエッチングレートを、前記反射防止膜中に前記不純物イオンが打ち込まれる前のエッチングレートから前記層間絶縁膜のエッチングレートに近付けて、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う、ことを特徴とする。
また、上記課題を解決するための本発明に係る半導体装置の製造方法は、基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、を有し、前記反射防止膜中に前記不純物イオンを打ち込む工程を行った後、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う、ことを特徴とする。
【０００９】
このように本発明に係る半導体装置の製造方法においては、第１のレジストのパターニングに反射防止膜を使用した場合に、この反射防止膜中に不純物イオンを打ち込むことにより、例えば、反射防止膜のエッチングレートを、反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートから層間絶縁膜のエッチングレートに近付けて、層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、下地膜上及び基板上にそれぞれ第１及び第２の開孔部を同時に形成する際に、下地膜上の層間絶縁膜及び反射防止膜と基板上の層間絶縁膜とをほぼ同時にエッチング除去して、第１の開孔部内の下地膜表面及び第２の開孔部内の基板表面をほぼ同時に露出することができる。従って、基板表面が削り取られることはない。
【００１０】
また、反射防止膜中に不純物イオンを打ち込む際には、下地膜が形成されている箇所以外の基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが基板に達することはない。このため、基板表面に形成される素子の特性に影響を与えることはない。
【００１１】
また、上記の半導体装置の製造方法において、前記基板が、表面にゲート酸化膜を形成した半導体基板であり、前記下地膜が、電極材料からなる膜であり、前記所定の形状にパターニングされた下地膜が、ゲート電極であり、前記反射防止膜が、ＳｉＯＮ膜であり、前記層間絶縁膜が、ＳｉＯ２ 膜であることが好適である。
この場合、上記第７の工程は、前記ＳｉＯ２ 膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記ＳｉＯ２ 膜、前記ＳｉＯＮ膜、及び前記ゲート酸化膜を選択的にエッチングし、前記ゲート電極上に第１のコンタクトホールを開孔すると同時に、前記半導体基板上に第２のコンタクトホールを開孔して、前記第１のコンタクトホール内の前記ゲート電極表面及び前記第２のコンタクトホール内の前記半導体基板表面を露出させる工程となる。
【００１２】
このように本発明に係る半導体装置の製造方法は、ＳｉＯＮ反射防止膜を使用してゲートパターンを形成したＭＯＳトランジスタの製造プロセスにおいて、ゲート電極上及び半導体基板上に第１及び第２のコンタクトホールを同時に開孔する際に、有効に適用される。即ち、第１のレジストのゲートパターンの形成に使用したＳｉＯＮ反射防止膜中に不純物イオンを打ち込むことにより、例えば、ＳｉＯＮ反射防止膜のエッチングレートを、ＳｉＯＮ反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートからＳｉＯ 2 層間絶縁膜のエッチングレートに近付けて、ＳｉＯ 2 層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、ゲート電極上のＳｉＯ2層間絶縁膜及びＳｉＯＮ反射防止膜と半導体基板上のＳｉＯ2層間絶縁膜及びゲート酸化膜とをほぼ同時にエッチング除去して、第１のコンタクトホール内のゲート電極表面及び第２のコンタクトホール内の半導体基板表面をほぼ同時に露出することができるため、半導体基板表面が削り取られることはない。
【００１３】
また、ＳｉＯＮ反射防止膜中に不純物イオンを打ち込む際には、ゲート電極が形成されている箇所以外の半導体基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが半導体基板に達することはなく、従ってＭＯＳトランジスタのショートチャネル効果が劣化するいった問題が生じることはない。
【００１４】
また、上記の半導体装置の製造方法において、前記ゲート電極が、ポリシリコン膜を有している場合には、前記ＳｉＯＮ膜中に打ち込む前記不純物イオンが、前記ゲート電極の前記ポリシリコン膜に添加されている不純物と同一導電型であることが望ましい。
【００１５】
このようにＳｉＯＮ反射防止膜中に打ち込む不純物イオンとゲート電極を構成するポリシリコン膜に添加されている不純物とが同一導電型であることにより、ＳｉＯＮ反射防止膜中に不純物イオンを打ち込む際に、たとえゲート電極のポリシリコン膜にまで不純物イオンが打ち込まれても、ＭＯＳトランジスタの特性に影響を与えることはない。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１乃至図７は、それぞれ本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図である。
先ず、シリコン基板１０表面を熱酸化して、シリコン基板１０上にゲート酸化膜１２を形成する。
続いて、このゲート酸化膜１２上の全面に、不純物としてＰ（燐）が添加されている厚さ１００ｎｍのｎ＋ 型ポリシリコン膜１４及び厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜１６を順に積層して形成する。
そしてこのタングステンシリサイド膜１６上に、例えばＰ−ＣＶＤ法を用いて厚さ２７ｎｍのＳｉＯＮ反射防止膜１８を形成する（図１参照）。
次いで、ＳｉＯＮ反射防止膜１８上に第１のレジスト２０を塗布した後、リソグラフィ技術を用いて、この第１のレジスト２０をゲートパターンにパターニングする。このとき、タングステンシリサイド膜１６と第１のレジスト２０との間にはＳｉＯＮ反射防止膜１８を介在させていることにより、露光の際のタングステンシリサイド膜１６表面からの反射光量が低減されるため、レジスト解像性が改善され、第１のレジスト２０は所望の微細なゲートパターンにパターニングすることができる。
【００１７】
続いて、このゲートパターンの第１のレジスト２０をマスクとする選択的なドライエッチングにより、ＳｉＯＮ反射防止膜１８、タングステンシリサイド膜１６、及びｎ＋ 型ポリシリコン膜１４の異方性加工を行い、タングステンシリサイド膜１６及びｎ＋ 型ポリシリコン膜１４からなるゲート電極２２を形成する（図２参照）。
【００１８】
次いで、第１のレジスト２０を除去した後、スピンコータを用いて、全面に第２のレジスト２４を塗布する。このとき、ＳｉＯＮ反射防止膜１８上の第２のレジスト２４の厚さが１０ｎｍ程度になるように調整する（図３参照）。
なお、コーティング条件を制御してＳｉＯＮ反射防止膜１８上の第２のレジスト２４の厚さを調整する代わりに、十分な厚さの第２のレジスト２４を塗布した後、全面エッチバックを行うことにより、ＳｉＯＮ反射防止膜１８上に厚さ１０ｎｍ程度の第２のレジスト２４が残存するように調整してもよい。
【００１９】
次いで、イオンインプランテーション法を用いて、ゲート電極２２のｎ＋ 型ポリシリコン膜１４に添加している不純物Ｐと同じＰ＋ イオン（燐イオン）を第２のレジスト２４表面から注入する。
なお、このときのイオンインプランテーションは、加速電圧２０ｋｅＶ、ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２ の条件で行い、第２のレジスト２４表面から１０ｎｍの深さに位置する厚さ２７ｎｍのＳｉＯＮ反射防止膜１８中にＰ＋ イオンが打ち込まれるように制御すると共に、Ｐ＋ イオンがゲート酸化膜１２又はシリコン基板１０に達しないように制御する（図４参照）。
【００２０】
次いで、第２のレジスト２４を除去した後、再びイオンインプランテーション法を用い、ゲート電極２２をマスクとしてシリコン基板１０表面に例えばＰ＋ イオンを注入した後、アニール処理を行って、ソース・ドレイン領域としてのｎ＋ 型不純物領域２６ａ、２６ｂをシリコン基板１０表面に相対して形成する。続いて、例えばＣＶＤ法を用いて、全面に厚さ６００ｎｍ程度のＳｉＯ２ 層間絶縁膜２８を堆積する（図５参照）。
次いで、このＳｉＯ２ 層間絶縁膜２８上に第３のレジスト３０を塗布した後、リソグラフィ技術を用いて、この第３のレジスト３０をコンタクトホールパターンにパターニングする。
【００２１】
続いて、このコンタクトホールパターンの第３のレジスト３０をマスクとして、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８を選択的にドライエッチングすると同時に、ｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２を選択的にドライエッチングして、ゲート電極２２上に第１のコンタクトホール３２ａを、ｎ＋ 型不純物領域２６ａ上に第２のコンタクトホール３２ｂを、同時に開孔する（図６参照）。
【００２２】
なお、このドライエッチングは、マグネトロン形エッチング装置を用いて、次の条件により行う。即ち、
エッチングガス：Ｃ４ Ｆ８ ／ＣＯ／Ａｒ＝７／７０／２００ｓｃｃｍ
マイクロ波パワー：１６００Ｗ
圧力：５．３Ｐａ（パスカル、１Ｐａ＝７．５×１０−３Ｔｏｒｒ）
オーバーエッチング量：３０％
である。
【００２３】
このとき、図４に示す工程において、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込み、このＰ＋ イオン打ち込みによるダメージが与えられているＳｉＯＮ反射防止膜１８のエッチングレートは、ＳｉＯ２ 層間絶縁膜２８のエッチングレートと余り変わらないものとなっている。
従って、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８とｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２とがほぼ同時にエッチング除去され、ゲート電極２２上の第１のコンタクトホール３２ａ及びｎ＋ 型不純物領域２６ａ上の第２のコンタクトホール３２ｂがほぼ同時に開孔される。即ち、第１のコンタクトホール３２ａ内のゲート電極２２表面及び第２のコンタクトホール３２ｂ内のｎ＋ 型不純物領域２６ａ表面はほぼ同時に露出されるため、ｎ＋ 型不純物領域２６ａ表面が削り取られることはない。
【００２４】
次いで、第３のレジスト３０を除去する（図７参照）。
次いで、図示はしないが、第１のコンタクトホール３２ａを介してゲート電極２２に接続する配線層を形成すると共に、第２のコンタクトホール３２ｂを介してシリコン基板１０表面のｎ＋ 型不純物領域２６ａに接続する別の配線層を形成する。こうして表面チャネル型のＭＯＳトランジスタが作製される。
【００２５】
このように本実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法によれば、ゲートパターンの形成に使用したゲート電極２２上のＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込み、ＳｉＯＮ反射防止膜１８のエッチングレートをＳｉＯ２ 層間絶縁膜２８のエッチングレートと余り変わらないものとすることにより、ゲート電極２２上及びｎ＋ 型不純物領域２６ａ上に第１及び第２のコンタクトホール３２ａ、３２ｂを同時に開孔する際に、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８とｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２とをほぼ同時にエッチング除去して、第１のコンタクトホール３２ａ内のゲート電極２２表面及び第２のコンタクトホール３２ｂ内のｎ＋ 型不純物領域２６ａ表面をほぼ同時に露出することができるため、ｎ＋ 型不純物領域２６ａ表面が削り取られることを防止することができる。
【００２６】
また、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込む際には、ゲート電極２２が形成されている箇所以外の半導体基板１０表面の素子領域上には、Ｐ＋ イオンの打ち込みに対して十分な厚さの第２のレジスト２４を形成するため、打ち込まれたＰ＋ イオンがゲート酸化膜１２又はシリコン基板１０に達することはなく、従ってこのＰ＋ イオンの打ち込みにより表面チャネル型のＭＯＳトランジスタのショートチャネル効果が劣化するといった問題が生じることはない。
【００２７】
また、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込む際に、たとえゲート電極２２にまでＰ＋ イオンが打ち込まれても、ゲート電極２２を構成するｎ＋ 型ポリシリコン膜１４に添加されている不純物は同じＰであるため、表面チャネル型のＭＯＳトランジスタの特性に影響を与えることはない。なお、ＳｉＯＮ反射防止膜１８中に打ち込む不純物イオンとゲート電極２２を構成するｎ＋ 型ポリシリコン膜１４に添加されている不純物とは同じものである必要はなく、同一導電型であればよい。
【００２８】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置の製造方法によれば、第１のレジストのパターニングに使用した反射防止膜中に不純物イオンを打ち込むことにより、例えば、この反射防止膜のエッチングレートを、反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートから層間絶縁膜のエッチングレートに近付けて、層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、下地膜上及び基板上に第１及び第２の開孔部を同時に形成する際に、下地膜上の層間絶縁膜及び反射防止膜と基板上の層間絶縁膜とをほぼ同時にエッチング除去して、第１の開孔部内の下地膜表面及び第２の開孔部内の基板表面をほぼ同時に露出することができるため、基板表面が削り取られることを防止することができる。しかも、反射防止膜中に不純物イオンを打ち込む際には、下地膜が形成されている箇所以外の基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが基板に達することはなく、従って基板表面に形成される素子の特性に影響を与えることはない。
【００２９】
また、本発明に係る半導体装置の製造方法は、ＳｉＯＮ反射防止膜を使用してゲートパターンを形成したＭＯＳトランジスタの製造プロセスにおいて、ゲート電極上及び半導体基板上に第１及び第２のコンタクトホールを同時に開孔する際に、有効に適用することができる。即ち、第１のレジストのゲートパターンの形成に使用したＳｉＯＮ反射防止膜中に不純物イオンを打ち込むことにより、例えば、このＳｉＯＮ反射防止膜のエッチングレートを、ＳｉＯＮ反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートからＳｉＯ 2 層間絶縁膜のエッチングレートに近付けて、ＳｉＯ 2 層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、ゲート電極上のＳｉＯ2層間絶縁膜及びＳｉＯＮ反射防止膜と半導体基板上のＳｉＯ2層間絶縁膜及びゲート酸化膜とをほぼ同時にエッチング除去することができるため、半導体基板表面が削り取られることを防止することができる。
【図面の簡単な説明】
【図１】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図２】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図３】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図４】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図５】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図６】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その６）である。
【図７】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その７）である。
【符号の説明】
１０……シリコン基板、１２……ゲート酸化膜、１４……ｎ＋ 型ポリシリコン膜、１６……タングステンシリサイド膜、１８……ＳｉＯＮ反射防止膜、２０……第１のレジスト、２２……ゲート電極、２４……第２のレジスト、２６ａ、２６ｂ……ｎ＋ 型不純物領域、２８……ＳｉＯ２ 層間絶縁膜、３０……第３のレジスト、３２ａ……第１のコンタクトホール、３２ｂ……第２のコンタクトホール。
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に反射防止膜を用いてゲートパターンを形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、デザインルールの更なる微細化の要求が高まるにつれて、リソグラフィ工程における露光の際の下地からの反射光によるレジストパターンの劣化が無視できなくなっている。このため、下地膜上やレジスト上に反射防止膜を形成し、下地からの反射光量を低減することにより、レジスト解像性を向上させるようになってきている。こうした反射防止膜としては、例えばポリイミドなどの有機系の反射防止膜や、Ｓｉ，ＳｉＮ，ＴｉＮ，ＴｉＷなどの無機系の反射防止膜が報告されている。
【０００３】
このような反射防止膜の中でも、無機系の反射防止膜の一つであるＳｉＯＮ膜は、Ｐ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｏｉｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて簡単に形成することが可能であり、またその組成を変えることにより異なる下地膜に適用することが可能であるという利点を有している。従って、種々のデバイスに広く適用されることが期待されている。
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置の製造方法においては、深さの異なる複数のコンタクトホールを同時に開孔する場合が少なからずある。例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタを作製する場合、ゲート電極上及びソース・ドレイン領域としての不純物領域上に深さの異なるコンタクトホールを開孔しなければならない。
このとき、ゲートパターンを形成する際に反射防止膜としてＳｉＯＮ膜を用いると、ゲート電極上にはＳｉＯＮ膜が残存しているため、ゲート電極上にコンタクトホールを開孔する際に、層間絶縁膜としてのＳｉＯ２ 膜のみならずＳｉＯＮ膜をもエッチング除去する必要がある。
【０００５】
しかし、ＳｉＯＮ膜をゲートパターン形成の際の反射防止膜として用いた場合には、このＳｉＯＮ膜はＳｉリッチの組成となるため、ＳｉＯ２ 膜をエッチングする条件でＳｉＯＮ膜を同等にエッチングすることは困難である。
従って、ゲート電極上にコンタクトホールを開孔する場合に、仮にＳｉＯ２ 膜のエッチング条件を用いてＳｉＯＮ膜をもエッチング除去しようとすると、同時に開孔している不純物領域上のコンタクトホールにおいてはオーバーエッチングとなり、不純物領域表面が削り取られてその厚さが薄くなってしまうという問題がある。
【０００６】
また、ＳｉＯ２ 膜をエッチング除去した後、エッチング条件を変えてＳｉＯＮ膜をエッチング除去する方法を採っても、ＳｉＯ２ 膜のエッチングによって既に露出された不純物領域表面がＳｉＯＮ膜のエッチングの際に同様に削り取られてしまうという問題がある。
【０００７】
そこで本発明は、上記問題を解決するために考案されたものであり、基板上の下地膜を所定の形状にパターニングする際に用いた反射防止膜が下地膜上に残存していても、下地膜上の開孔部と下地膜のない基板上の開孔部とを、基板表面にダメージを与えることなく同時に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明に係る半導体装置の製造方法は、基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、を有し、前記反射防止膜中に前記不純物イオンを打ち込むことにより、前記反射防止膜のエッチングレートを、前記反射防止膜中に前記不純物イオンが打ち込まれる前のエッチングレートから前記層間絶縁膜のエッチングレートに近付けて、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う、ことを特徴とする。
また、上記課題を解決するための本発明に係る半導体装置の製造方法は、基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、を有し、前記反射防止膜中に前記不純物イオンを打ち込む工程を行った後、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う、ことを特徴とする。
【０００９】
このように本発明に係る半導体装置の製造方法においては、第１のレジストのパターニングに反射防止膜を使用した場合に、この反射防止膜中に不純物イオンを打ち込むことにより、例えば、反射防止膜のエッチングレートを、反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートから層間絶縁膜のエッチングレートに近付けて、層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、下地膜上及び基板上にそれぞれ第１及び第２の開孔部を同時に形成する際に、下地膜上の層間絶縁膜及び反射防止膜と基板上の層間絶縁膜とをほぼ同時にエッチング除去して、第１の開孔部内の下地膜表面及び第２の開孔部内の基板表面をほぼ同時に露出することができる。従って、基板表面が削り取られることはない。
【００１０】
また、反射防止膜中に不純物イオンを打ち込む際には、下地膜が形成されている箇所以外の基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが基板に達することはない。このため、基板表面に形成される素子の特性に影響を与えることはない。
【００１１】
また、上記の半導体装置の製造方法において、前記基板が、表面にゲート酸化膜を形成した半導体基板であり、前記下地膜が、電極材料からなる膜であり、前記所定の形状にパターニングされた下地膜が、ゲート電極であり、前記反射防止膜が、ＳｉＯＮ膜であり、前記層間絶縁膜が、ＳｉＯ２ 膜であることが好適である。
この場合、上記第７の工程は、前記ＳｉＯ２ 膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記ＳｉＯ２ 膜、前記ＳｉＯＮ膜、及び前記ゲート酸化膜を選択的にエッチングし、前記ゲート電極上に第１のコンタクトホールを開孔すると同時に、前記半導体基板上に第２のコンタクトホールを開孔して、前記第１のコンタクトホール内の前記ゲート電極表面及び前記第２のコンタクトホール内の前記半導体基板表面を露出させる工程となる。
【００１２】
このように本発明に係る半導体装置の製造方法は、ＳｉＯＮ反射防止膜を使用してゲートパターンを形成したＭＯＳトランジスタの製造プロセスにおいて、ゲート電極上及び半導体基板上に第１及び第２のコンタクトホールを同時に開孔する際に、有効に適用される。即ち、第１のレジストのゲートパターンの形成に使用したＳｉＯＮ反射防止膜中に不純物イオンを打ち込むことにより、例えば、ＳｉＯＮ反射防止膜のエッチングレートを、ＳｉＯＮ反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートからＳｉＯ 2 層間絶縁膜のエッチングレートに近付けて、ＳｉＯ 2 層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、ゲート電極上のＳｉＯ2層間絶縁膜及びＳｉＯＮ反射防止膜と半導体基板上のＳｉＯ2層間絶縁膜及びゲート酸化膜とをほぼ同時にエッチング除去して、第１のコンタクトホール内のゲート電極表面及び第２のコンタクトホール内の半導体基板表面をほぼ同時に露出することができるため、半導体基板表面が削り取られることはない。
【００１３】
また、ＳｉＯＮ反射防止膜中に不純物イオンを打ち込む際には、ゲート電極が形成されている箇所以外の半導体基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが半導体基板に達することはなく、従ってＭＯＳトランジスタのショートチャネル効果が劣化するいった問題が生じることはない。
【００１４】
また、上記の半導体装置の製造方法において、前記ゲート電極が、ポリシリコン膜を有している場合には、前記ＳｉＯＮ膜中に打ち込む前記不純物イオンが、前記ゲート電極の前記ポリシリコン膜に添加されている不純物と同一導電型であることが望ましい。
【００１５】
このようにＳｉＯＮ反射防止膜中に打ち込む不純物イオンとゲート電極を構成するポリシリコン膜に添加されている不純物とが同一導電型であることにより、ＳｉＯＮ反射防止膜中に不純物イオンを打ち込む際に、たとえゲート電極のポリシリコン膜にまで不純物イオンが打ち込まれても、ＭＯＳトランジスタの特性に影響を与えることはない。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１乃至図７は、それぞれ本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図である。
先ず、シリコン基板１０表面を熱酸化して、シリコン基板１０上にゲート酸化膜１２を形成する。
続いて、このゲート酸化膜１２上の全面に、不純物としてＰ（燐）が添加されている厚さ１００ｎｍのｎ＋ 型ポリシリコン膜１４及び厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜１６を順に積層して形成する。
そしてこのタングステンシリサイド膜１６上に、例えばＰ−ＣＶＤ法を用いて厚さ２７ｎｍのＳｉＯＮ反射防止膜１８を形成する（図１参照）。
次いで、ＳｉＯＮ反射防止膜１８上に第１のレジスト２０を塗布した後、リソグラフィ技術を用いて、この第１のレジスト２０をゲートパターンにパターニングする。このとき、タングステンシリサイド膜１６と第１のレジスト２０との間にはＳｉＯＮ反射防止膜１８を介在させていることにより、露光の際のタングステンシリサイド膜１６表面からの反射光量が低減されるため、レジスト解像性が改善され、第１のレジスト２０は所望の微細なゲートパターンにパターニングすることができる。
【００１７】
続いて、このゲートパターンの第１のレジスト２０をマスクとする選択的なドライエッチングにより、ＳｉＯＮ反射防止膜１８、タングステンシリサイド膜１６、及びｎ＋ 型ポリシリコン膜１４の異方性加工を行い、タングステンシリサイド膜１６及びｎ＋ 型ポリシリコン膜１４からなるゲート電極２２を形成する（図２参照）。
【００１８】
次いで、第１のレジスト２０を除去した後、スピンコータを用いて、全面に第２のレジスト２４を塗布する。このとき、ＳｉＯＮ反射防止膜１８上の第２のレジスト２４の厚さが１０ｎｍ程度になるように調整する（図３参照）。
なお、コーティング条件を制御してＳｉＯＮ反射防止膜１８上の第２のレジスト２４の厚さを調整する代わりに、十分な厚さの第２のレジスト２４を塗布した後、全面エッチバックを行うことにより、ＳｉＯＮ反射防止膜１８上に厚さ１０ｎｍ程度の第２のレジスト２４が残存するように調整してもよい。
【００１９】
次いで、イオンインプランテーション法を用いて、ゲート電極２２のｎ＋ 型ポリシリコン膜１４に添加している不純物Ｐと同じＰ＋ イオン（燐イオン）を第２のレジスト２４表面から注入する。
なお、このときのイオンインプランテーションは、加速電圧２０ｋｅＶ、ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２ の条件で行い、第２のレジスト２４表面から１０ｎｍの深さに位置する厚さ２７ｎｍのＳｉＯＮ反射防止膜１８中にＰ＋ イオンが打ち込まれるように制御すると共に、Ｐ＋ イオンがゲート酸化膜１２又はシリコン基板１０に達しないように制御する（図４参照）。
【００２０】
次いで、第２のレジスト２４を除去した後、再びイオンインプランテーション法を用い、ゲート電極２２をマスクとしてシリコン基板１０表面に例えばＰ＋ イオンを注入した後、アニール処理を行って、ソース・ドレイン領域としてのｎ＋ 型不純物領域２６ａ、２６ｂをシリコン基板１０表面に相対して形成する。続いて、例えばＣＶＤ法を用いて、全面に厚さ６００ｎｍ程度のＳｉＯ２ 層間絶縁膜２８を堆積する（図５参照）。
次いで、このＳｉＯ２ 層間絶縁膜２８上に第３のレジスト３０を塗布した後、リソグラフィ技術を用いて、この第３のレジスト３０をコンタクトホールパターンにパターニングする。
【００２１】
続いて、このコンタクトホールパターンの第３のレジスト３０をマスクとして、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８を選択的にドライエッチングすると同時に、ｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２を選択的にドライエッチングして、ゲート電極２２上に第１のコンタクトホール３２ａを、ｎ＋ 型不純物領域２６ａ上に第２のコンタクトホール３２ｂを、同時に開孔する（図６参照）。
【００２２】
なお、このドライエッチングは、マグネトロン形エッチング装置を用いて、次の条件により行う。即ち、
エッチングガス：Ｃ４ Ｆ８ ／ＣＯ／Ａｒ＝７／７０／２００ｓｃｃｍ
マイクロ波パワー：１６００Ｗ
圧力：５．３Ｐａ（パスカル、１Ｐａ＝７．５×１０−３Ｔｏｒｒ）
オーバーエッチング量：３０％
である。
【００２３】
このとき、図４に示す工程において、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込み、このＰ＋ イオン打ち込みによるダメージが与えられているＳｉＯＮ反射防止膜１８のエッチングレートは、ＳｉＯ２ 層間絶縁膜２８のエッチングレートと余り変わらないものとなっている。
従って、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８とｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２とがほぼ同時にエッチング除去され、ゲート電極２２上の第１のコンタクトホール３２ａ及びｎ＋ 型不純物領域２６ａ上の第２のコンタクトホール３２ｂがほぼ同時に開孔される。即ち、第１のコンタクトホール３２ａ内のゲート電極２２表面及び第２のコンタクトホール３２ｂ内のｎ＋ 型不純物領域２６ａ表面はほぼ同時に露出されるため、ｎ＋ 型不純物領域２６ａ表面が削り取られることはない。
【００２４】
次いで、第３のレジスト３０を除去する（図７参照）。
次いで、図示はしないが、第１のコンタクトホール３２ａを介してゲート電極２２に接続する配線層を形成すると共に、第２のコンタクトホール３２ｂを介してシリコン基板１０表面のｎ＋ 型不純物領域２６ａに接続する別の配線層を形成する。こうして表面チャネル型のＭＯＳトランジスタが作製される。
【００２５】
このように本実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法によれば、ゲートパターンの形成に使用したゲート電極２２上のＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込み、ＳｉＯＮ反射防止膜１８のエッチングレートをＳｉＯ２ 層間絶縁膜２８のエッチングレートと余り変わらないものとすることにより、ゲート電極２２上及びｎ＋ 型不純物領域２６ａ上に第１及び第２のコンタクトホール３２ａ、３２ｂを同時に開孔する際に、ゲート電極２２上のＳｉＯ２ 層間絶縁膜２８及びＳｉＯＮ反射防止膜１８とｎ＋ 型不純物領域２６ａ上のＳｉＯ２ 層間絶縁膜２８及びシリコン酸化膜１２とをほぼ同時にエッチング除去して、第１のコンタクトホール３２ａ内のゲート電極２２表面及び第２のコンタクトホール３２ｂ内のｎ＋ 型不純物領域２６ａ表面をほぼ同時に露出することができるため、ｎ＋ 型不純物領域２６ａ表面が削り取られることを防止することができる。
【００２６】
また、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込む際には、ゲート電極２２が形成されている箇所以外の半導体基板１０表面の素子領域上には、Ｐ＋ イオンの打ち込みに対して十分な厚さの第２のレジスト２４を形成するため、打ち込まれたＰ＋ イオンがゲート酸化膜１２又はシリコン基板１０に達することはなく、従ってこのＰ＋ イオンの打ち込みにより表面チャネル型のＭＯＳトランジスタのショートチャネル効果が劣化するといった問題が生じることはない。
【００２７】
また、ＳｉＯＮ反射防止膜１８中にＰ＋ イオンを打ち込む際に、たとえゲート電極２２にまでＰ＋ イオンが打ち込まれても、ゲート電極２２を構成するｎ＋ 型ポリシリコン膜１４に添加されている不純物は同じＰであるため、表面チャネル型のＭＯＳトランジスタの特性に影響を与えることはない。なお、ＳｉＯＮ反射防止膜１８中に打ち込む不純物イオンとゲート電極２２を構成するｎ＋ 型ポリシリコン膜１４に添加されている不純物とは同じものである必要はなく、同一導電型であればよい。
【００２８】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置の製造方法によれば、第１のレジストのパターニングに使用した反射防止膜中に不純物イオンを打ち込むことにより、例えば、この反射防止膜のエッチングレートを、反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートから層間絶縁膜のエッチングレートに近付けて、層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、下地膜上及び基板上に第１及び第２の開孔部を同時に形成する際に、下地膜上の層間絶縁膜及び反射防止膜と基板上の層間絶縁膜とをほぼ同時にエッチング除去して、第１の開孔部内の下地膜表面及び第２の開孔部内の基板表面をほぼ同時に露出することができるため、基板表面が削り取られることを防止することができる。しかも、反射防止膜中に不純物イオンを打ち込む際には、下地膜が形成されている箇所以外の基板上には、イオン打ち込みに対して十分な厚さの第２のレジストが形成されているため、打ち込まれたイオンが基板に達することはなく、従って基板表面に形成される素子の特性に影響を与えることはない。
【００２９】
また、本発明に係る半導体装置の製造方法は、ＳｉＯＮ反射防止膜を使用してゲートパターンを形成したＭＯＳトランジスタの製造プロセスにおいて、ゲート電極上及び半導体基板上に第１及び第２のコンタクトホールを同時に開孔する際に、有効に適用することができる。即ち、第１のレジストのゲートパターンの形成に使用したＳｉＯＮ反射防止膜中に不純物イオンを打ち込むことにより、例えば、このＳｉＯＮ反射防止膜のエッチングレートを、ＳｉＯＮ反射防止膜中に不純物イオンが打ち込まれる前のエッチングレートからＳｉＯ 2 層間絶縁膜のエッチングレートに近付けて、ＳｉＯ 2 層間絶縁膜のエッチングレートと余り変わらないものとすることができる。これにより、ゲート電極上のＳｉＯ2層間絶縁膜及びＳｉＯＮ反射防止膜と半導体基板上のＳｉＯ2層間絶縁膜及びゲート酸化膜とをほぼ同時にエッチング除去することができるため、半導体基板表面が削り取られることを防止することができる。
【図面の簡単な説明】
【図１】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図２】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図３】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図４】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図５】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図６】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その６）である。
【図７】本発明の一の実施の形態に係る表面チャネル型のＭＯＳトランジスタの製造方法を説明するための工程断面図（その７）である。
【符号の説明】
１０……シリコン基板、１２……ゲート酸化膜、１４……ｎ＋ 型ポリシリコン膜、１６……タングステンシリサイド膜、１８……ＳｉＯＮ反射防止膜、２０……第１のレジスト、２２……ゲート電極、２４……第２のレジスト、２６ａ、２６ｂ……ｎ＋ 型不純物領域、２８……ＳｉＯ２ 層間絶縁膜、３０……第３のレジスト、３２ａ……第１のコンタクトホール、３２ｂ……第２のコンタクトホール。
Claims (4)
- 基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、
前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、
前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、
前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、
前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、
前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、
前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、
を有し、
前記反射防止膜中に前記不純物イオンを打ち込むことにより、前記反射防止膜のエッチングレートを、前記反射防止膜中に前記不純物イオンが打ち込まれる前のエッチングレートから前記層間絶縁膜のエッチングレートに近付けて、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う
ことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記基板が、表面にゲート酸化膜を形成した半導体基板であり、
前記下地膜が、電極材料からなる膜であり、
前記所定の形状にパターニングされた下地膜が、ゲート電極であり、
前記反射防止膜が、ＳｉＯＮ膜であり、
前記層間絶縁膜が、ＳｉＯ2膜であり、
前記第７の工程が、前記ＳｉＯ2膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記ＳｉＯ2膜、前記ＳｉＯＮ膜、及び前記ゲート酸化膜を選択的にエッチングし、前記ゲート電極上に第１のコンタクトホールを開孔すると同時に、前記半導体基板上に第２のコンタクトホールを開孔して、前記第１のコンタクトホール内の前記ゲート電極表面及び前記第２のコンタクトホール内の前記半導体基板表面を露出させる工程である
ことを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
前記ゲート電極が、ポリシリコン膜を有しており、
前記ＳｉＯＮ膜中に打ち込む前記不純物イオンが、前記ゲート電極の前記ポリシリコン膜に添加されている不純物と同一導電型である
ことを特徴とする半導体装置の製造方法。 - 基板上に、下地膜を形成した後、前記下地膜上に、反射防止膜を形成する第１の工程と、
前記反射防止膜上に、所定の形状にパターニングした第１のレジストを形成する第２の工程と、
前記第１のレジストをマスクとして、前記反射防止膜及び前記下地膜を選択的にエッチングし、前記反射防止膜及び前記下地膜を所定の形状にパターニングする第３の工程と、
前記第１のレジストを除去した後、全面に第２のレジストを塗布する第４の工程と、
前記第２のレジスト表面から所定の不純物のイオンインプランテーションを行い、前記反射防止膜中に前記不純物イオンを打ち込む第５の工程と、
前記第２のレジストを除去した後、全面に層間絶縁膜を形成する第６の工程と、
前記層間絶縁膜上に、所定の形状にパターニングした第３のレジストを形成した後、前記第３のレジストをマスクとして、前記層間絶縁膜及び前記反射防止膜を選択的にエッチングし、前記所定の形状にパターニングされた下地膜上に第１の開孔部を形成すると同時に、前記基板上に第２の開孔部を形成する第７の工程と、
を有し、
前記反射防止膜中に前記不純物イオンを打ち込む工程を行った後、前記所定の形状にパターニングされた下地膜上の前記第１の開孔部を形成するための前記層間絶縁膜及び前記反射防止膜並びに前記基板上の前記第２の開孔部を形成するための前記層間絶縁膜のエッチングを行う
ことを特徴とする半導体装置の製造方法。
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