JPH10163430A

JPH10163430A - 半導体装置およびその製造方法

Info

Publication number: JPH10163430A
Application number: JP32002196A
Authority: JP
Inventors: Shuji Kawada; 修二川田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】ロジック系ＬＳＩの高抵抗素子と低抵抗素子
を、少ない工数で高い信頼性をもって混載させる。【解決手段】不純物濃度の低い１層目ポリシリコン膜
２と不純物濃度の高い２層目ポリシリコン膜５との間
に、高抵抗素子の形成領域にのみＳｉＮエッチング停止
膜パターン３_Hを介在させ、さらにＷＳｉｘ膜６を積層
してＷ−ポリサイド膜を形成した後、このＷ−ポリサイ
ド膜をレジスト・パターンを介してエッチングする。こ
れにより、薄い１層目ポリシリコン膜２_Hを主体とする
高抵抗素子８_Hと、Ｗ−ポリサイド膜の膜厚全体を用い
た低抵抗素子８_Lとを、フィールド酸化膜１上で同時に
形成する。高抵抗素子８_Hの両端部にＷ−ポリサイド膜
を厚膜のまま残してこれを電極パッド部とすれば、この
部分に直接コンタクトを形成できるので、従来のような
拡散層の仲介は不要となり、高集積化に有利となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
ロジック系ＬＳＩの製造において、抵抗値の異なる複数
種類の抵抗素子を、少ない工程数で高い信頼性をもっ
て、かつ狭い面積内に混載させる方法に関する。

【０００２】

【従来の技術】ＬＳＩ、特にロジック系ＬＳＩでは、様
々な抵抗値を有する抵抗素子が基板上に混載されてい
る。この抵抗素子として、ＬＳＩの開発初期には拡散抵
抗、すなわちＳｉ基板中に形成された不純物拡散層（以
下、拡散層と称する。）が利用されていたが、近年では
ポリシリコン抵抗が多用されている。このポリシリコン
抵抗は、素子分離領域上に形成すれば素子形成領域の面
積を縮小して高集積化を図り、かつ寄生容量も低減させ
ることもできる。ただし、すべての抵抗素子をポリシリ
コン抵抗のみで構成するのではなく、高抵抗素子を拡散
抵抗で構成し、低抵抗素子のみポリシリコン抵抗とする
構成も知られている。

【０００３】また、回路設計技術の進歩により、厚さ２
０〜３０ｎｍのポリシリコン薄膜を用いる場合にはすべ
ての抵抗素子をポリシリコン抵抗で構成することも可能
となっているが、この場合にも、ポリシリコン抵抗の回
路への接続は拡散層を経由して行われている。図１０
に、拡散層１３にコンタクトする２層目ポリシリコン膜
からなる高抵抗素子１９と、１層目ポリシリコン膜１５
を含み素子分離領域であるフィールド酸化膜上に形成さ
れた低抵抗素子１７とを混載させた半導体装置の構成例
を示す。上記低抵抗素子１７は、実際には更なる低抵抗
化を図るために１層目ポリシリコン膜１５の上にタング
ステン・シリサイド（ＷＳｉｘ）膜が積層された、いわ
ゆるタングステン・ポリサイド（Ｗ−ポリサイド）膜を
用いて形成されている。

【０００４】上記低抵抗素子１７は、これを取り囲む層
間絶縁膜１４，１８，２０を貫通して拡散層１３に達す
るコンタクトホール２０ａと、これに埋め込まれる図示
されない上層配線膜とを介して、回路へ接続される。ま
た、上記高抵抗素子１７は、これを被覆する層間絶縁膜
１８，２０に開口されるコンタクトホール２０ｂ，２０
ｃと、これらに埋め込まれる図示されない上層配線膜と
を介して、回路に接続される。

【０００５】この半導体装置の典型的な製造工程につい
て、図７ないし図１０を参照しながら説明する。まず、
図７に示されるように、予めフィールド酸化膜１２（Ｓ
ｉＯｘ）と拡散層１３が形成されたＳｉ基板１１の全面
に層間絶縁膜１４を形成し、該フィールド酸化膜１２上
で低抵抗素子１７をパターニングする。この低抵抗素子
１７は、１層目ポリシリコン膜（１−ｐｏｌｙＳｉ）１
５とタングステン・シリサイド（ＷＳｉｘ）膜１６とを
積層してなるＷ−ポリサイド膜をパターニングして形成
されたものである。

【０００６】次に、図８に示されるように、基体の全面
をたとえばＳｉＯｘからなる層間絶縁膜１８で被覆し、
拡散層１３に臨むコンタクトホール１８ａ，１８ｂを開
口する。次に、基体の全面に低濃度にて不純物を含有す
る２層目ポリシリコン膜（２−ｐｏｌｙＳｉ）を成膜
し、この膜をパターニングすることにより、図９に示さ
れるように拡散層１３へコンタクトする高抵抗素子１９
を形成する。このようにポリシリコン膜の不純物濃度が
低い場合、コンタクト抵抗が不安定化し、回路全体で抵
抗値のバラツキが大きくなり易いが、これは拡散層１３
から高抵抗素子１９へ不純物をオートドープさせること
で解消している。

【０００７】次に、図１０に示されるように、基体の全
面をたとえばＳｉＯｘからなる層間絶縁膜２０で被覆
し、拡散層１３に臨むコンタクトホール２０ａ、および
低抵抗素子１７に臨むコンタクトホール２０ｂ，２０ｃ
を開口する。低抵抗素子１７に対するコンタクトは、コ
ンタクトホール２０ｂ，２０ｃに上層配線を埋め込むこ
とにより達成することができるが、高抵抗素子１９に対
するコンタクトはコンタクトホール２０ａに上層配線を
埋め込み、拡散層１３を介して達成する。このようにわ
ざわざ拡散層１３を介しているのは、高抵抗素子１９が
薄いポリシリコン膜であるために、この直上で層間絶縁
膜２０をエッチングしてコンタクトホールを開口しよう
とすると、ポリシリコン膜が浸食されたり消失する虞れ
が大きいからである。

【０００８】以上は、低抵抗素子と高抵抗素子とが電気
的に分離されている例であったが、実際の回路内ではた
とえば図１１（ａ）の等価回路に示されるように、抵抗
値の異なる２種類の抵抗ｒ₁，ｒ₂が相互に接続され、
その中間に能動素子（ここではＭＯＳトランジスタを例
示。）を並列接続される部分が存在する。このような部
分に対応する基板構造を図示したものが図１１（ｂ）で
ある。図１１（ａ）の端子Ａ，Ｂ，Ｃおよび抵抗ｒ₁と
抵抗ｒ₂は、それぞれ図１１（ｂ）のコンタクトホール
２０ａ，２０ｂ，２０ｃおよび高抵抗素子１９と低抵抗
素子１７にそれぞれ対応している。高抵抗素子１９と低
抵抗素子１７との接続は、該低抵抗素子１７に臨んで層
間絶縁膜１８に開口されたコンタクトホール１８ｃを介
して行われている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の抵抗素子の構造およびその形成プロセスには、
高集積化と工数削減の観点から未だ改善の余地がある。
まず、前掲の図１０および図１１に示した構造では、高
抵抗素子１９の他素子への接続が拡散層１３を介して行
われることから、同じ拡散層１３に少なくとも２つのコ
ンタクトホール２０ａ，１８ａを開口しなければならな
い。したがって、これらのコンタクトホールの直径、プ
ラグ間の寄生容量、コンタクトホールのアライメント・
マージン等の要素を見込むと、拡散層１３の面積をかな
り広く確保しておくことが必要となり、高集積化の妨げ
となる。

【００１０】また、図９に示した構造を達成するまでに
必要な工程を簡単にまとめると、（Ｄ−１）Ｗ−ポリサイド膜の成膜（Ｉ−１）Ｗ−ポリサイド膜への不純物導入のためのイ
オン注入（Ｐ−１）フォトリソグラフィ（Ｅ−１）Ｗ−ポリサイド膜のドライエッチング（低抵
抗素子１７のパターニング）（Ｄ−２）層間絶縁膜１８の成膜（Ｐ−２）フォトリソグラフィ（Ｅ−２）層間絶縁膜１８のドライエッチング（コンタ
クトホール１８ａ，１８ｂの形成）（Ｄ−３）２層目ポリシリコン膜の成膜（Ｉ−２）２層目ポリシリコン膜への不純物導入のため
のイオン注入（Ｐ−３）フォトリソグラフィ（Ｅ−３）２層目ポリシリコン膜のドライエッチング
（高抵抗素子１９のパターニング）となる。

【００１１】ここで、カッコ内のアルファベットは、
Ｄ：堆積、Ｉ：イオン注入、Ｐ：フォトリソグラフィ、
Ｅ：エッチングの各工程を表し、ハイフンの右側の数字
はこれらの各プロセスの度数を表している。たとえば
（Ｄ−３）とは、３回目の堆積工程の意味である。以上
の工程を種類ごとに数えると、堆積３回、イオン注入２
回、フォトリソグラフィ３回、エッチング３回が行われ
ており、多くの工数が費やされていることがわかる。こ
れは、低抵抗素子１７と高抵抗素子１９とが互いに異な
る材料層により形成されていることに、ひとつの原因が
ある。

【００１２】さらに、上述のように２層の層間絶縁膜を
用いることは、これら層間絶縁膜１８，２０に開口され
るコンタクトホール２０ａ，２０ｂ，２０ｃのアスペク
ト比を必然的に増大させている。しかしこれにより、コ
ンタクトホールを開口するためのエッチングそのものに
極めて高度な技術が必要となる他、形成されたコンタク
トホールに上層配線材料あるいはプラグ材料を均一に埋
め込むことも困難となる。この埋め込みの不完全さが、
ひいては半導体装置の性能や信頼性の低下につながる原
因となる。また、２層の層間絶縁膜１８，２０を用いる
ことにより、基体の表面段差が増大し、コンタクトホー
ルを形成するためのエッチング・マスクをフォトリソグ
ラフィで形成する際の解像度も劣化しやすくなる。

【００１３】このように、高抵抗素子と低抵抗素子とを
混載した従来の半導体装置には高集積化を妨げる要因が
あり、またその製造方法は多くの工数を要するという問
題を抱えている。そこで本発明は、これらの問題を解決
し、高集積化に適する構造を有する半導体装置と、これ
を簡便なプロセスにより製造する方法を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
膜厚方向に不純物濃度分布を有する半導体膜の膜厚方向
の一部を利用して高抵抗素子、膜厚全体を利用して低抵
抗素子をそれぞれ形成することにより、素子構成上は高
抵抗素子と低抵抗素子を一部共通の材料膜を用いて構成
し、しかも両者を共に素子分離領域上に配することを可
能とすることで、上述の目的を達成しようとするもので
ある。上記高抵抗素子は、この半導体膜の不純物濃度が
相対的に低い領域を主体として構成される。

【００１５】かかる半導体装置を製造するには、素子分
離領域上の半導体膜の膜厚方向の中途部に該半導体膜と
エッチング選択比を確保し得るエッチング停止膜を選択
的に介在させておき、別のエッチング・マスクを介して
この半導体膜をエッチングすれば良い。このエッチング
は、エッチング・マスクの直下の半導体層に及ばないこ
とは当然であるが、エッチング停止膜で遮蔽される領域
にも及ばない。つまり、エッチング・マスクの直下には
半導体膜の膜厚の全体からなるパターンが残存し、エッ
チング停止膜の直下には半導体膜の膜厚方向の一部のみ
からなるパターンが残存する。前者のパターンが低抵抗
素子、後者のパターンが高抵抗素子となるが、本発明で
はこれら両者を自己整合的かつ同時に形成することがで
きる。

【００１６】

【発明の実施の形態】本発明の基本的な考え方は、膜厚
方向に不純物濃度分布を有する半導体膜の一部と全体と
を使い分けることで、抵抗値の異なる複数の抵抗素子を
共通の半導体層から同時に形成することにある。つま
り、不純物濃度の相対的に低い部分を薄く残せば、この
薄膜部を高抵抗素子として利用することができ、不純物
濃度の相対的に高い部分も含めて膜厚の全体を用いれ
ば、この厚膜部を低抵抗素子として利用することができ
る。

【００１７】上記半導体膜に不純物を導入する方法とし
ては、（１）気相成長時の成膜雰囲気中から成膜の進行
と共に導入する方法、（２）不純物を含まない状態で成
膜された半導体膜にプレデボジション法あるいはイオン
注入により導入する方法とがある。（１）の方法によれ
ば、成膜雰囲気中の不純物ガスの流量制御により膜中不
純物の濃度分布を段階的にも連続的にも形成することが
できる。（２）の方法では１回の導入操作による不純物
の拡散範囲に限度があるので、成膜と不純物導入とを必
要回数だけ繰り返すことにより、段階的な不純物濃度分
布を得ることができる。

【００１８】なお、上記高抵抗素子の主体をなす部分
は、上述のように半導体膜中で相対的に不純物濃度の低
い領域であるが、この部分は薄膜部であるため、該高抵
抗素子を他素子へ接続するためのコンタクトホールを自
身の上に開口しようとすると、エッチング選択比の不足
により膜が浸食されたり消失したりする虞れが大きい。
本発明では、高抵抗素子の他素子への接続部、つまり電
極パッド部に厚膜部を用いる構成とすることで、該高抵
抗素子へ直接にコンタクトをとることが可能となり、従
来のように拡散層を仲介させる必要がない。この結果、
拡散層の面積を縮小することができ、高集積化に有利と
なる。

【００１９】また、上記の厚膜部は電極パッドにとどま
らず、所望の形状にパターニングされることにより低抵
抗素子として利用することができる。この構成はすなわ
ち、高抵抗素子と低抵抗素子とが半導体膜の中で相対的
に不純物濃度の低い領域を共有することで互いに電気的
に接続された構成である。つまり本発明では、パターン
上の工夫により、高抵抗素子と低抵抗素子を互いに電気
的に分離された素子として構成できることはもちろん、
上述のように互いに接続された素子としても構成するこ
とができる。したがって、たとえば前掲の図１１（ｂ）
に示したようなコンタクトホール１８ｃは不要となる。

【００２０】なお、上記半導体膜は、相対的に不純物濃
度の低い１層目シリコン系薄膜と相対的に不純物濃度の
高い２層目シリコン系薄膜との積層膜とすることが有効
である。これらのシリコン系薄膜は、たとえばＣＶＤに
より成膜されるポリシリコン膜やアモルファス・シリコ
ン膜である。これらのシリコン系薄膜の各不純物濃度と
各膜厚とを、高抵抗素子と低抵抗素子の所望の抵抗値に
応じてそれぞれ最適化すれば良い。なお、これらのシリ
コン系薄膜の上には、高融点金属シリサイド膜や高融点
金属膜を積層しても良い。この類の積層膜としては、ポ
リシリコン膜の上に高融点金属シリサイド膜を積層した
ポリサイド膜や、高融点金属膜を積層したポリメタル膜
が代表的である。

【００２１】上述のような半導体装置の製造を可能とす
る本発明の製造方法は、１回のエッチングで共通の半導
体膜から薄膜部と厚膜部とを同時に加工できるプロセス
を含むものである。かかるプロセスは、半導体膜の膜厚
方向の中途部に該半導体膜に対してエッチング選択比を
確保し得るエッチング停止膜を選択的に介在させておく
ことで実現する。そのための最も簡便な方法は、半導体
膜の成膜を２工程に分けて行い、これら両工程の間でエ
ッチング停止膜のパターニングを行うことである。前半
の成膜工程では不純物濃度が相対的に低い第１半導体膜
を成膜し、後半の成膜工程では不純物濃度が相対的に高
い第２半導体膜を成膜するが、このときの両半導体膜の
不純物濃度と膜厚との選択により、高抵抗素子と低抵抗
素子の抵抗値を所望の値に設定することが可能となる。

【００２２】本発明では、半導体膜の上に形成されるエ
ッチング・マスクと半導体膜の内部に形成されるエッチ
ング停止膜との少なくとも一方に遮蔽される領域にそれ
ぞれ厚膜部と薄膜部とを残すので、該エッチング停止膜
と該エッチング・マスクの相対的な位置関係や双方のパ
ターンの重なり具合の設定により、厚膜部と薄膜部とを
様々なパターンに残すことができる。

【００２３】たとえば、エッチング・マスクのパターン
をエッチング停止膜のパターンと一部重なるように配す
れば、エッチング終了後には薄膜部の端部に連続した厚
膜部を残すことができる。この厚膜部は、通常の電極パ
ッド程度の大きさに形成して高抵抗素子の他素子への接
続部とすることもできるが、より大きな所望のパターン
に形成することにより、該高抵抗素子に接続された低抵
抗素子として用いることもできる。

【００２４】なお、本発明で使用するエッチング停止膜
は、基本的に第１半導体膜に対してエッチング選択比が
確保できる材料膜であれば良く、その代表例はＳｉＯｘ
膜，ＳｉＮ膜，ＳｉＯＮ膜等のシリコン化合物薄膜であ
る。ただし、第１半導体膜として前述のように相対的に
低いポリシリコン膜、第２半導体膜として不純物濃度が
相対的に高いポリシリコン膜を用いる場合には、これら
２層のポリシリコン膜間での不純物拡散により各々の膜
中不純物濃度、ひいては抵抗値が変化する虞れがある。
このような場合には、不純物拡散に対するバリヤ性の高
いＳｉＮ膜をエッチング停止膜として用いることが特に
好適である。

【００２５】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２６】実施例１本実施例では、電気的に互いに分離された低抵抗素子と
高抵抗素子とを共通のＷ−ポリサイド膜の加工により形
成するプロセス、およびこのプロセスにより形成される
半導体装置について、図１ないし図５を参照しながら説
明する。なお、これらの図面は、半導体ウェハの中から
フィールド酸化膜１の形成領域のみを拡大して示したも
のであり、（ａ）は上面図、（ｂ）はそのＡ−Ａ線断面
図である。図示されない素子形成領域に形成される能動
素子は、ＭＯＳトランジスタ、バイポーラ・トランジス
タ等、特に限定されるものではない。

【００２７】まず、図１に示されるように、シリコン基
板上に公知のＬＯＣＯＳ法によりフィールド酸化膜１
（ＳｉＯｘ）を形成し、さらに基体の全面にたとえばＬ
ＰＣＶＤ法により１層目ポリシリコン膜２（１−ｐｏｌ
ｙＳｉ）を１０〜２０ｎｍの厚さに成膜し、この１層目
ポリシリコン膜２にリン（Ｐ⁺）をイオン注入した。こ
のときのイオン注入条件は、たとえばイオン加速電圧＝
１５ｋｅＶ，ドース量＝１×１０¹³／ｃｍ²程度とし
た。

【００２８】続いて、基体の全面にたとえばプラズマＣ
ＶＤによりＳｉＮエッチング停止膜３を約３０〜５０ｎ
ｍの厚さに成膜した。このＳｉＮエッチング停止膜３の
上にはさらに、通常のレジスト塗布、フォトリソグラフ
ィ、現像の各工程を経てレジスト・パターン４を形成し
た。このレジスト・パターン４は、高抵抗素子の形成領
域内に形成した。なお、上記のレジスト・パターニング
は図示されない素子形成領域でも同様に行われており、
能動素子がたとえばＭＯＳトランジスタである場合に
は、上記レジスト・パターン７_H，７_Lと同時にゲート
電極加工用のレジスト・パターンが形成されることにな
る。

【００２９】次に、上記レジスト・パターン４をマスク
として上記ＳｉＮエッチング停止膜３をドライエッチン
グした。このドライエッチングは、たとえば次のような
条件で行った。装置有磁場マイクロ波プラズマ・エッチング装置ＣＨＦ₃流量４５ＳＣＣＭＣＨ₂Ｆ₂ ５ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー９００Ｗ（２．４５ＧＨｚ) ＲＦバイアス・パワー１００Ｗ（８００ｋＨｚ）ウェハ温度２０ ℃

【００３０】このドライエッチングの結果、図２に示さ
れるように、高抵抗素子の形成領域においてＳｉＮエッ
チング停止膜パターン３_H（添字Ｈは、高抵抗素子の形
成領域で形成されたパターンに付す。以下同様。）が形
成された。なお、上述のドライエッチングを行う代わり
に、熱リン酸溶液を用いたウェットエッチングによりＳ
ｉＮエッチング停止膜を選択的に除去することもでき
る。この後、レジスト・パターン４をＯ₂プラズマ・ア
ッシング、もしくはレジスト剥離剤を用いたウェット処
理により除去した。

【００３１】次に、図３に示されるように、基体の全面
にたとえばＬＰＣＶＤにより２層目ポリシリコン膜５
（２−ｐｏｌｙＳｉ）を約１３０ｎｍの厚さに成膜し、
この２層目ポリシリコン膜５にリン（Ｐ⁺）をイオン注
入した。このときのイオン注入条件は、たとえばイオン
加速電圧＝４０ｋｅＶ，ドース量＝１×１０¹⁶／ｃｍ²
程度とした。続いて、たとえばＷＦ₆／ＳｉＣｌ₂Ｈ₂
混合ガスを用いたＬＰＣＶＤを行い、基体の全面にＷＳ
ｉｘ膜６を約１００ｎｍの厚さに成膜した。

【００３２】さらに、このＷＳｉｘ膜６の上でレジスト
・パターニングを行い、高抵抗素子の形成領域ではレジ
スト・パターン７_H、低抵抗素子の形成領域ではレジス
ト・パターン７_L（添字Ｌは、低抵抗素子の形成領域で
形成されたパターンに付す。以下同様。）をそれぞれ形
成した。高抵抗素子の形成領域に形成されたレジスト・
パターン７_Hは、パッド電極のパターンに倣ったもので
あり、上記ＳｉＮエッチング停止膜パターン３_Hの両端
に若干オーバーラップする位置に形成した。一方、低抵
抗素子の形成領域に形成されたレジスト・パターン７_L
は、抵抗素子の本体部分とパッド電極とを合わせたパタ
ーンに倣ったものである。

【００３３】次に、上記レジスト・パターン７_H，７_L
をマスクとしてＷ−ポリサイド膜、すなわち、ＷＳｉｘ
膜６、２層目ポリシリコン膜５、１層目ポリシリコン膜
２の積層膜のドライエッチングを行った。ここでは、図
示されない素子形成領域でＭＯＳトランジスタのゲート
電極を同時に形成することを想定し、極めて薄いゲート
酸化膜に対しても十分に大きなエッチング選択比を確保
できるエッチング条件を採用した。この条件とは、たと
えば以下のとおりである。装置有磁場マイクロ波プラズマ・エッチング装置Ｃｌ₂流量７２ＳＣＣＭＯ₂ ８ＳＣＣＭ圧力０．４Ｐａマイクロ波パワー８５０Ｗ（２．４５ＧＨｚ) ＲＦバイアス・パワー４０Ｗ（１３．５６ＭＨｚ）ウェハ温度０ ℃

【００３４】このドライエッチングは、フィールド酸化
膜１が露出した時点（素子形成領域ではゲート酸化膜が
露出した時点）で最終的に終了となるが、高抵抗素子の
形成領域ではその時点に至る前に、ＳｉＮエッチング停
止膜パターン３_Hが露出した部位でもエッチングが停止
した。この後、Ｏ₂プラズマ・アッシング、もしくはレ
ジスト剥離剤を用いたウェット処理により、レジスト・
パターン７_H，７_Lを除去し、図４に示されるような高
抵抗素子８_Hと低抵抗素子８_Lとを同時に形成した。な
お、上記高抵抗素子８_Hの抵抗値は、設計どおりの低い
値に維持されていた。これは、エッチング停止膜として
ＳｉＮ膜を用いたことで、不純物濃度の高い２層目ポリ
シリコン膜５から不純物濃度の低い１層目ポリシリコン
膜２への不純物拡散が遮断され、抵抗値の上昇が防止さ
れたからである。

【００３５】ここで、上述の工程を簡単にまとめると、
次のようになる。（Ｄ−１）１層目ポリシリコンの成膜（Ｉ−１）１層目ポリシリコン膜への不純物導入のため
のイオン注入（Ｄ−２）ＳｉＮエッチング停止膜の成膜（Ｐ−１）フォトリソグラフィ（Ｅ−１）ＳｉＮエッチング停止膜のドライエッチング（Ｄ−３）２層目ポリシリコン膜の成膜（Ｉ−２）２層目ポリシリコン膜への不純物導入のため
のイオン注入（Ｄ−４）ＷＳｉｘ膜の成膜（Ｐ−２）フォトリソグラフィ（Ｅ−２）Ｗ−ポリサイド膜のドライエッチング（高抵
抗素子８_Hと低抵抗素子８_Lの同時パターニング）すなわち、堆積４回、イオン注入２回、フォトリソグラ
フィ２回、エッチング２回が行われている。

【００３６】これを、前述の従来例の工数と比較してみ
る。ただし、本実施例では抵抗素子をＷ−ポリサイド膜
を用いて形成しているので、ポリシリコン膜を用いた従
来例と条件を揃えるためにＷＳｉｘ膜の堆積１回分は除
外して考える。これより、本実施例では従来例に比べて
フォトリソグラフィ１回とエッチング１回が削減できる
ことがわかる。

【００３７】この後、図５に示されるように、基体の全
面をたとえばＳｉＯｘからなる層間絶縁膜９で被覆し、
上記の高抵抗素子８_Hのパッド電極部へ臨むコンタクト
ホール９ａ，９ｂと、上記低抵抗素子８_Lへ臨むコンタ
クトホール９ｃ，９ｄをこの層間絶縁膜９に開口し、さ
らに上層配線１０でこれらのコンタクトホール９ａ，９
ｂ，９ｃ，９ｄを埋め込んだ。この上層配線は、たとえ
ばＴｉ系バリヤメタル、Ａｌ−１％Ｓｉ膜、ＴｉＮ反射
防止膜の積層膜を用いて形成することができるが、Ｗプ
ラグとＡｌ系上層配線との組合せとしても構わない。こ
のようにして、これら両抵抗素子を他素子へ各々接続す
ることができた。

【００３８】従来、高抵抗素子は薄いポリシリコン膜を
用いて形成されており、この膜の上でコンタクトホール
のエッチングを行うことができないために、該高抵抗素
子へのコンタクトは拡散層を介してとられていた。しか
し、本発明のようにパッド電極部に厚膜部を残す構成と
すれば、この部分で直接にコンタクトをとることが可能
となる。また、高抵抗素子を拡散層にコンタクトさせた
り、拡散層へ該高抵抗素子の取出し電極を接続するため
のコンタクトホールが不要となるので、従来例に比べて
拡散層の面積を大幅に縮小することができ、高集積化に
有利となる。さらに本発明では、高抵抗素子も低抵抗素
子も共通の半導体膜を用いて共にフィールド酸化膜上へ
形成することができるので、これらを被覆する層間絶縁
膜９が１層で済み、基体の表面段差の増大や該層間絶縁
膜９に開口されるコンタクトホール９ａ，９ｂ，９ｃ，
９ｄの高アスペクト比化を抑制することができる。した
がって、上層配線１０の信頼性や半導体装置の製造歩留
りを向上させることができる。

【００３９】実施例２本実施例では、低抵抗素子と高抵抗素子とが電気的に接
続された半導体装置の構成例について、図６を参照しな
がら説明する。図６（ａ）は等価回路図、図６（ｃ）は
この回路部分に相当する半導体装置の模式的断面図、図
６（ｂ）はこの模式的断面図から高抵抗素子と低抵抗素
子のパターンのみを抽出した上面図である。

【００４０】図６（ａ）に示す等価回路では、抵抗値の
異なる２種類の抵抗、すなわち高抵抗素子Ｒ₁と低抵抗
素子Ｒ₂とが相互に接続され、その中間に能動素子（こ
こではＭＯＳトランジスタを例示。）が並列接続されて
いる。かかる抵抗素子同士の接続は、図６（ｃ）に示さ
れるように、両抵抗素子Ｒ₁，Ｒ₂に共通に含まれる第
１ポリシリコン膜２_HL（添字ＨＬは、高抵抗素子と低抵
抗素子の形成領域の双方にわたって形成されたパターン
であることを表す。）により達成されている。つまり、
前掲の図４の高抵抗素子８_Hの電極パッドをそのまま延
長して低抵抗素子８_Lを形成したような構成である。

【００４１】上記高抵抗素子Ｒ₁と低抵抗素子Ｒ₂は層
間絶縁膜９に被覆されており、この層間絶縁膜９に開口
されるコンタクトホールとこれらを埋め込む上層配線１
０（Ａｌ）により他素子へ接続される。ここで、高抵抗
素子Ｒ₁のパッド電極部に臨んで開口されるコンタクト
ホール９Ａは、図６（ａ）の等価回路の端子Ａに対応し
ており、低抵抗素子Ｒ₂に臨んで開口されるコンタクト
ホール９Ｂ，９Ｃは、等価回路の端子Ｂ，Ｃにそれぞれ
対応している。この構成を前掲の図１１（ｂ）に示した
従来例と比較してみると、高抵抗素子と低抵抗素子を接
続するためのコンタクトホール１８ｃが本発明では不要
となっていることがわかる。したがって、本発明では基
体の平坦化が容易となり、これに伴って信頼性の高い半
導体装置が提供されることになる。

【００４２】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の実施例では抵抗素子の
抵抗値が２種類である場合について述べたが、本発明で
は同様にしてｎ種類以上（ｎは３以上の整数を表す。）
の抵抗値を有する抵抗素子を同時に形成することもでき
る。すなわち、不純物濃度の異なるｎ種類の半導体膜を
１層積層するごとにその上でエッチング停止膜をパター
ニングすることにより、膜厚方向に（ｎ−１）層のエッ
チング停止膜を介在させた半導体膜を成膜する。この半
導体膜をエッチングすれば、各エッチング停止膜の直下
に厚さの異なる半導体膜を残すことができ、各々抵抗値
の異なる抵抗素子として用いることができる。この他、
半導体装置の構成、各材料膜の成膜方法、各材料膜の厚
さ、且つドライエッチング条件、高抵抗素子と低抵抗素
子のパターン形状等の細部は、適宜変更や選択が可能で
ある。

【００４３】

【発明の効果】以上の説明からも明らかなように、本発
明の半導体装置の製造方法では高抵抗素子と低抵抗素子
とを共通の半導体膜の膜厚方向の一部または全体を用い
て共に素子分離領域上に形成することができるので、従
来法に比べて工数の削減が可能となる。これにより、Ｔ
ＡＴ（ターン・アラウンド・タイム）を短縮することが
できる。また、上記の方法により製造される本発明の半
導体装置は、高抵抗素子の他素子あるいは低抵抗素子へ
の接続が容易な構造とされているので、半導体装置の寸
法が縮小されて高集積化が可能となる他、接続そのもの
の信頼性も向上する。

【図面の簡単な説明】

【図１】本発明を適用し、共通のＷ−ポリサイド膜の加
工により電気的に互いに分離された高抵抗素子と低抵抗
素子とを同時に形成するプロセス例において、フィール
ド酸化膜上で１層目ポリシリコン膜とＳｉＮエッチング
停止膜を順次成膜し、さらに高抵抗素子の形成領域内で
レジスト・パターニングを行った状態を示す図であり、
（ａ）は上面図、（ｂ）は模式的断面図である。

【図２】図１のＳｉＮエッチング停止膜をドライエッチ
ングした後、レジスト・パターンを除去した状態を示す
図であり、（ａ）は上面図、（ｂ）は模式的断面図であ
る。

【図３】図２の基体の全面に２層目ポリシリコン膜とＷ
Ｓｉｘ膜とを順次成膜してＷ−ポリサイド膜を形成し、
さらにこの上でレジスト・パターニングを行った状態を
示す図であり、（ａ）は上面図、（ｂ）は模式的断面図
である。

【図４】図３のレジスト・パターンをマスクとしてＷ−
ポリサイド膜をドライエッチングすることにより高抵抗
素子と低抵抗素子を同時に形成し、レジスト・パターン
を除去した状態を示す図であり、（ａ）は上面図、
（ｂ）は模式的断面図である。

【図５】図４の基体の全面に層間絶縁膜を形成し、コン
タクトホールの開口および上層配線の形成を行った状態
を示す模式的断面図である。

【図６】共通のＷ−ポリサイド膜の加工により電気的に
接続された高抵抗素子と低抵抗素子とが形成された本発
明の半導体装置の他の構成例を示す図であり、（ａ）は
等価回路図、（ｂ）は上面図、（ｃ）は模式的断面図で
ある。

【図７】高抵抗素子をポリシリコン膜、低抵抗素子をＷ
−ポリサイド膜で形成した従来の半導体装置の製造プロ
セスにおいて、フィールド酸化膜上に低抵抗素子を形成
した状態を示す模式的断面図である。

【図８】図７の基体の全面を層間絶縁膜で被覆し、拡散
層に臨むコンタクトホールを形成した状態を示す模式的
断面図である。

【図９】図８のコンタクトホールを被覆する高抵抗素子
を形成した状態を示す模式的断面図である。

【図１０】図９の基体の全面を層間絶縁膜で被覆し、拡
散層と低抵抗素子に臨むコンタクトホールを開口した状
態を示す模式的断面図である。

【図１１】拡散層からフィールド酸化膜上へわたる高抵
抗素子と低抵抗素子の接続形式を説明するための図であ
り、（ａ）は等価回路図、（ｂ）は模式的断面図であ
る。

【符号の説明】

１…フィールド酸化膜２…１層目ポリシリコン膜３
…ＳｉＮエッチング停止膜３_H…ＳｉＮエッチング停
止膜パターン５…２層目ポリシリコン膜６…ＷＳｉ
ｘ膜７_H，７_L…レジスト・パターン８_H，Ｒ₁…
高抵抗素子８_L，Ｒ₂…低抵抗素子９…層間絶縁膜
９ａ，９ｂ，９ｃ，９ｄ，９Ａ，９Ｂ，９Ｃ…コンタ
クトホール１０…上層配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/04 Ａ

Claims

【特許請求の範囲】

【請求項１】膜厚方向に不純物濃度分布を有する半導
体膜の不純物濃度が相対的に低い領域を主体として構成
される高抵抗素子と、同じ半導体膜の膜厚の全体を用い
て構成される低抵抗素子とが共に素子分離領域上に形成
されてなることを特徴とする半導体装置。
【請求項２】前記高抵抗素子の他素子への接続部が、
前記半導体膜の膜厚の全体を用いて構成されてなること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記高抵抗素子と前記低抵抗素子とは、
前記半導体膜の相対的に不純物濃度の低い領域を共有す
ることにより素子分離領域上で互いに接続されてなるこ
とを特徴とする請求項１記載の半導体装置。
【請求項４】前記半導体膜が相対的に不純物濃度の低
い１層目シリコン系薄膜と相対的に不純物濃度の高い２
層目シリコン系薄膜との積層膜であることを特徴とする
請求項２記載の半導体装置。
【請求項５】前記１層目シリコン膜と前記２層目シリ
コン膜の各不純物濃度と各膜厚とが、前記高抵抗素子と
前記低抵抗素子の所望の抵抗値に応じてそれぞれ最適化
されてなることを特徴とする請求項４記載の半導体装
置。
【請求項６】素子分離領域上に相対的に不純物濃度の
低い第１半導体膜を成膜する工程と、高抵抗素子の形成予定領域において前記第１半導体膜上
に該第１半導体膜に対してエッチング選択比を確保し得
る材料からなるエッチング停止膜を所定のパターンに形
成する工程と、基体の全面に相対的に不純物濃度の高い第２半導体膜を
成膜して半導体積層膜を形成する工程と、前記半導体積層膜上に形成されたエッチング・マスクを
介し、前記エッチング停止膜の存在領域と不在領域の双
方で該半導体積層膜をエッチングすることにより、前記
エッチング停止膜の直下に残存した前記第１半導体膜を
主体とする高抵抗素子と、前記半導体積層膜の膜厚の全
体からなる低抵抗素子とを同時に形成することを特徴と
する半導体装置の製造方法。
【請求項７】前記第１半導体膜と前記第２半導体膜の
各不純物濃度と各膜厚とを、前記高抵抗素子と前記低抵
抗素子の所望の抵抗値に応じてそれぞれ最適化すること
を特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】前記エッチング・マスクのパターンを前
記エッチング停止膜のパターンと一部重なるごとく設定
することにより、前記高抵抗素子の端部に前記半導体積
層膜の膜厚の全体を残すことを特徴とする請求項６記載
の半導体装置の製造方法。
【請求項９】前記高抵抗素子の端部に残された前記半
導体積層膜で、該高抵抗素子の他素子への接続部を形成
することを特徴とする請求項８記載の半導体装置の製造
方法。
【請求項１０】前記高抵抗素子の端部に残された前記
半導体積層膜で、該高抵抗素子と接続された低抵抗素子
を形成することを特徴とする請求項８記載の半導体装置
の製造方法。
【請求項１１】前記第１半導体膜と前記第２半導体膜
が共にシリコン系薄膜からなり、前記エッチング停止膜
がシリコン化合物薄膜からなることを特徴とする請求項
６記載の半導体装置の製造方法。
【請求項１２】前記シリコン化合物薄膜がＳｉＮ膜で
あることを特徴とする請求項１１記載の半導体装置の製
造方法。