KR100353528B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 산화막, 폴리실리콘막, 식각 완충막 및 비정질의 티타늄 실리사이드막을 순차적으로 증착한다. 여기서, 식각 완충막으로 티타늄 실리사이드막의 식각비보다 낮은 식각비를 갖는 재질을 사용한다. 이어서, 전체 결과물을 급속 열처리 공정하여, 비정질 상태의 티타늄 실리사이드막을 결정질 상태의 티타늄 실리사이드막으로 상변화시킨다. 이때, 결정질의 티타늄 실리사이드막에 기공이 형성된다. 결정질의 티타늄 실리사이드막에 하드 마스크막을 증착한 후, 감광막 마스크를 이용해서 하드 마스크막을 패터닝한다. 그런 다음, 하드 마스크막과 감광막 마스크를 식각 마스크로 하여 티타늄 실리사이드막, 식각 완충막 및 폴리실리콘막을 식각하여 게이트 전극을 형성한다. 이러한 식각시, 티타늄 실리사이드막보다 식각비가 느린 식각 완충막에 의해 식각 속도가 지연되므로, 티타늄 실리사이드막에 형성된 기공 하부에 위치한 게이트 산화막이 식각되지 않는다. 그런 다음, 감광막 마스크를 제거한다.

Description

반도체 소자의 게이트 전극 형성 방법{method of forming gate electrode of semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 보다 구체적으로는 폴리실리콘막과 티타늄 실리사이드막의 적층 구조로 이루어진 게이트 전극을 형성하는 방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성되거나 또는 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.
그러나, 상기한 불순물이 도핑된 폴리실리콘막과 불순물이 도핑된 폴리실리콘막/텅스텐 실리사이드막은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값 특성을 만족시키지 못하여, 이를 사용하는데 어려움이 있다.
이에 따라, 종래에는 텅스텐 실리사이드막보다 전도 특성이 우수한 티타늄 실리사이드막(TiSi2)을 폴리실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었는데, 이 방법을 개략적으로 설명하면 다음과 같다.
반도체 기판 상부에 게이트 산화막을 열성장 또는 증착 방식에 의하여 형성한 다음, 게이트 절연8막 상부에 불순물이 도핑된 폴리실리콘막을 소정 두께로 증착한다. 그 후, 폴리실리콘막 상부에 물리적 증착 방식으로 티타늄 실리사이드막을 증착한다. 이때, 증착시 티타늄 실리사이드막은 비정질 상태이다.
그런 다음, 기판 결과물에 소정 온도에서 수 초 동안 급속 열처리 공정(Rapid Thermal Process:이하 RTP로 영문표기함)을 실시하여, 비정질 상태의 티타늄 실리사이드막을 결정질 상태의 티타늄 실리사이드막으로 상변화시킨다.
이어서, 티타늄 실리사이드막 상부에 하드 마스크막을 증착한다. 이어, 공지의 포토리소그라피 방식을 이용하여 하드 마스크막과 티타늄 실리사이드막, 도핑된 폴리실리콘막 및 게이트 산화막을 식각하여, 게이트 전극을 형성한다.
그런데, 비정질의 티타늄 실리사이드막은 미세한 기공(void)이 존재하거나 또는 기공이 없더라도 조밀도가 매우 낮다. 이러한 비정질의 티타늄 실리사이드막을 750℃ 이상의 고온하에서 RTP 처리를 하여 결정질 상태의 티타늄 실리사이드막으로 형성하면, 이 박막 내부에 기공이 발생된다. 부연하면, RTP 공정을 통해서 낮은 저항을 갖는 결정질 상태의 티타늄 실리사이드막 형성시, 박막의 수축이 급속히 진행되어 국부적인 기공이 티타늄 실리사이드막에 발생된다.
한편, 폴리실리콘막과 티타늄 실리사이드막의 식각율은 1:1로 동일하다. 따라서, 폴리실리콘막과 티타늄 실리사이드막 패터닝을 위한 식각시, 폴리실리콘막과 티타늄 실리사이드막은 동일 속도로 식각된다.
그러나, 기공이 형성된 티타늄 실리사이드 부분은 다른 부분보다 식각이 더 빨리 진행된다. 따라서, 기공의 하부에 위치하는 폴리실리콘막 부분은 티타늄 실리사이드막이 식각되는 동안에 먼저 식각된다. 이로 인하여, 폴리실리콘막이 완전히 식각될 때, 기공의 하부에 위치하는 게이트 산화막이 식각되어, 반도체 기판이 노출되는 문제점이 있었다.
이를 해소하기 위해서는 식각 타겟을 감소시켜야 하는데, 이런 경우에 티타늄 실리사이드막의 국부적 단차가 일정하지가 않기 때문에, 식각 타겟을 결정하기가 매우 어렵고, 특히 게이트 전극을 여러 공정을 통해서도 재현성있게 형성하기가 거의 불가능하다는 문제점이 있다.
따라서, 본 발명은 티타늄 실리사이드의 기공으로 인한 식각 속도 차이로 게이트 산화막도 식각되어 반도체 기판이 노출되는 현상을 방지하는데 목적이 있다.
도 1 내지 도 4는 본 발명에 따른 게이트 전극 형성 방법을 순차적으로 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 게이트 산화막 20 ; 폴리실리콘막
30 ; 식각 완충막 40 ; 티타늄 실리사이드막
50 ; 하드 마스크막 60 ; 감광막 마스크
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극 형성 방법은 다음과 같다.
반도체 기판상에 게이트 산화막, 폴리실리콘막, 식각 완충막 및 비정질의 티타늄 실리사이드막을 순차적으로 증착한다. 여기서, 식각 완충막으로 티타늄 실리사이드막의 식각비보다 낮은 식각비를 갖는 재질을 사용한다. 이어서, 전체 결과물을 급속 열처리 공정하여, 비정질 상태의 티타늄 실리사이드막을 결정질 상태의 티타늄 실리사이드막으로 상변화시킨다. 이때, 결정질의 티타늄 실리사이드막에 기공이 형성된다.
결정질의 티타늄 실리사이드막에 하드 마스크막을 증착한 후, 감광막 마스크를 이용해서 하드 마스크막을 패터닝한다. 그런 다음, 하드 마스크막과 감광막 마스크를 식각 마스크로 하여 티타늄 실리사이드막, 식각 완충막 및 폴리실리콘막을 식각하여 게이트 전극을 형성한다. 이러한 식각시, 티타늄 실리사이드막보다 식각비가 느린 식각 완충막에 의해 식각 속도가 지연되므로, 티타늄 실리사이드막에 형성된 기공 하부에 위치한 게이트 산화막이 식각되지 않는다. 그런 다음, 감광막 마스크를 제거한다.
상기된 본 발명에 의하면, 티타늄 실리사이드막보다 식각비가 느린 식각 완충막이 그 하부에 배치되므로써, 티타늄 실리사이드막에 형성된 기공 부분을 따라 진행되는 식각 속도가 식각 완충막에 의해 지연된다. 따라서, 기공 하부에 있는 게이트 산화막이 완전 식각되어 반도체 기판이 노출되는 현상이 방지된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 4는 본 발명에 따른 게이트 전극 형성 방법을 순차적으로 나타낸 단면도이다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(미도시)상에 게이트 산화막(10)을 증착한 후, 폴리실리콘막(20)을 500∼1,000Å 정도의 두께로 증착한다. 이어서, 본 발명에서 제시되는 막인 식각 완충막(30)을 폴리실리콘막(20)상에 200∼500Å 정도의 두께로 증착한다. 식각 완충막(30)은 후술되는 티타늄 실리사이드막(40)보다 식각비가 느린 재질로서, 티타늄 실리사이드막(40)에 대한 식각비가 2:1 정도인 것이 바람직하다. 이러한 식각비를 갖는 식각 완충막(30)은 텅스텐 실리사이드, CoSi2, NiSi2, Pb2Si, PtSi, MoSi2및 ZrSi2로 구성된 그룹으로부터 선택된다.
계속해서, 식각 완충막(30)상에 비정질의 티타늄 실리사이드막(40)을 증착한 후, 전체 결과물을 급속 열처리한다. 그러면, 비정질의 티타늄 실리사이드막(40)이 결정질로 전환되면서 그 내부에는 기공이 형성된다. 이어서, 하드 마스크막(50)을 결정질의 티타늄 실리사이드막(40)상에 증착한 후, 감광막 마스크(60)를 하드 마스크막(50)상에 형성한다.
그런 다음, 도 2와 같이, 감광막 마스크(60)을 이용한 식각 공정을 통해서 하드 마스크막(50)을 패터닝한다. 이어서, 감광막 마스크(60)와 하드 마스크막(50)을 식각 마스크로 하여 티타늄 실리사이드막(40)과 식각 완충막(30) 및 폴리실리콘막(20)을 순차적으로 식각하는데, 본 발명에 따르면 도 3과 같이 티타늄 실리사이드막(40)과 식각 완충막(30)이 우선적으로 식각된다. 따라서, 계속적인 식각에 의해 폴리실리콘막(20)의 모든 부분이 균일한 속도로 식각되는데, 그 이유는 다음과 같다.
도 1에 도시된 기공이 티타늄 실리사이드막(40) 열처리중에 형성되고, 식각 속도는 다른 부분보다 기공 부분이 더 빨라지게 된다. 따라서, 기공 하부에 위치한 식각 완충막(30) 부분이 다른 부분보다 먼저 식각된다. 그러나, 전술된 바와 같이, 식각 완충막(30)은 티타늄 실리사이드막(40)보다 식각비가 절반 정도로 작기 때문에, 기공 하부의 식각 완충막(30) 부분에 먼저 식각이 진행되어도 그 식각 속도는 티타늄 실리사이드막(40)에 진행되는 식각 속도의 절반 정도이다. 따라서, 식각 완충막(30)에 먼저 진행된 식각비와 나중에 진행된 식각비간에는 그다지 큰 차이는 나지 않게 된다.
그러므로, 식각 완충막(30) 전체가 완전 식각되었을 때, 도 3과 같이 폴리실리콘막(20)에는 식각이 전혀 진행되지 않은 것처럼 될 수는 없고, 기공 하부에 위치한 폴리실리콘막(20) 부분이 약간의 차이를 두고 우선적으로 진행된다. 그러나, 그 식각 속도의 차이는 그다지 큰 차이가 아니기 때문에, 도 4와 같이 게이트 전극을 최종적으로 형성하였을 때, 게이트 산화막(10)이 완전 식각되어 반도체 기판이 노출되는 현상이 확실하게 방지된다.
이상에서 자세히 설명된 바와 같이, 폴리실리콘막과 티타늄 실리사이드막 사이에 티타늄 실리사이드막보다 식각비가 느린 식각 완충막을 형성하게 되므로써, 게이트 전극을 위한 식각 공정시, 티타늄 실리사이드막에 형성된 기공 하부에 위치하는 게이트 산화막이 완전 식각되어 반도체 기판이 노출되는 현상이 방지된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 반도체 기판상에 게이트 산화막, 폴리실리콘막, 식각 완충막 및 비정질의 티타늄 실리사이드막을 순차적으로 증착하는 단계;
    상기 결과물 전체를 열처리하여, 상기 비정질의 티타늄 실리사이드막을 결정질로 전환하는 단계;
    상기 결정질의 티타늄 실리사이드막상에 하드 마스크막을 증착하는 단계;
    상기 하드 마스크막에 감광막 마스크를 형성하고, 상기 감광막 마스크를 이용해서 하드 마스크막을 패터닝하는 단계; 및
    상기 하드 마스크막과 감광막 마스크막을 식각 마스크로 하여, 상기 티타늄 실리사이드막과 식각 완충막 및 폴리실리콘막을 식각한 후, 상기 감광막 마스크를 제거하는 단계를 포함하고,
    상기 식각 완충막으로 티타늄 실리사이드막보다 식각비가 느린 재질을 사용하여, 상기 열처리 공정시 티타늄 실리사이드막에 형성된 기공의 하부로 진행되는 식각 속도를 상기 식각 완충막으로 지연시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 상기 티타늄 실리사이드막과 식각 완충막의 식각비는 2:1 인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서, 상기 식각 완충막은 텅스텐 실리사이드, CoSi2, NiSi2, Pb2Si, PtSi, MoSi2및 ZrSi2로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서, 상기 식각 완충막은 200∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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