KR100353527B1 - 반도체 소자의 게이트 전극 및 그 형성방법 - Google Patents
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Abstract
본 발명은 게이트 전극의 하드 마스크막 식각시 티타늄 실리사이드막의 노출을 방지하여, 폴리머의 발생을 저지할 수 있는 반도체 소자의 게이트 전극 및 그 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판; 반도체 기판상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 도전층; 상기 도전층 상에 형성된 버퍼막; 및 상기 버퍼막 상부에 형성된 하드 마스크막을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 보다 구체적으로는 게이트 전극을 구성하는 하드 마스크 식각시 식각 폴리머의 발생을방지할 수 있는 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성되거나 또는 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.
그러나, 상기한 불순물이 도핑된 폴리실리콘막과 불순물이 도핑된 폴리실리콘막/텅스텐 실리사이드막은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값 특성을 만족시키지 못하여, 이를 사용하는데 어려움이 있다.
이에 종래에는 전도 특성이 우수한 티타늄 실리사이드막(TiSi2)을 폴리실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었는데, 이에 대하여 첨부도면 도 1을 참조하여 설명한다.
도면을 참조하여, 반도체 기판(1) 상부에 게이트 산화막(2)을 열성장 또는 증착 방식에 의하여 형성한다음, 게이트 산화막(2) 상부에 불순물이 도핑된 폴리실리콘막(3)을 소정두께로 증착한다. 도핑된 폴리실리콘막(3) 상부에 물리적 증착 방식으로 티타늄 실리사이드막(4)을 형성한다. 티타늄 실리사이드막(4) 상부에 고집적 소자에서 하드 마스크막(5)이 형성된다. 이때, 하드 마스크막(5)은 공지된 바와 같이 난반사 방지의 역할과 자기 정렬 콘택의 역할을 동시에 수행한다.
그후, 하드 마스크막(5) 상부에 공지의 포토리소그라피 공정을 이용하여, 게이트 전극을 한정하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 그후,포토 레지스트 패턴을 마스크로 하여 하드 마스크막(5)을 식각하고, 하드 마스크막(5)의 형태로, 티타늄 실리사이드막(4)과 폴리실리콘막(3)을 식각하여, 게이트 전극을 형성한다.
종래의 하드 마스크막(5)을 식각하는 공정시, 공정 조건 변화 및 외부적인 공정 변수로 하드 마스크막(5)이 제대로 식각되지 않는다. 이에따라, 도 2에 도시된 바와 같이, 하드 마스크막(5)을 식각함에 있어, 하드 마스크막(5) 두께의 50% 정도를 더 과도 식각하여 준다.
이와같은 과도 식각으로 하드 마스크막(5) 하부에 있는 티타늄 실리사이드막(4)이 노출된다. 이때, 티타늄 실리사이드막(4)이 노출됨으로 인하여, 티타늄 실리사이드막(4)과 플라즈마 가스 및 하드 마스크막(5)이 반응되어, 하드 마스크막(5)의 측벽 및 티타늄 실리사이드막 상부에 Ti-N-O 계열의 폴리머(10)가 발생된다. 이 폴리머(10)는 쉽게 제거되지 않고 잔류하여, 게이트 전극의 형태를 변형시키게 되고, 챔버의 내측벽에 잔류하여 식각 조건을 변화시킨다.
따라서, 본 발명의 목적은 게이트 전극의 하드 마스크막 식각시 티타늄 실리사이드막의 노출을 방지하여, 폴리머의 발생을 저지하는 것이다.
도 1은 종래의 반도체 소자의 게이트 전극을 나타낸 단면도.
도 2는 종래의 반도체 소자의 게이트 전극 형성시 폴리머 발생을 보여주는 도면.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘층 14 : 실리사이드막
15 : 버퍼막 16 : 하드 마스크막
17 : 포토레지스트 패턴 20 : 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 의하면, 반도체 기판; 반도체 기판상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 도전층; 상기 도전층 상에 형성된 버퍼막; 및 상기 버퍼막 상부에 형성된 하드마스크막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 의하면, 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 도전층을 형성하는 단계; 상기 도전층 상부에 버퍼막을 형성하는 단계; 상기 버퍼막 상부에 하드 마스크막을 형성하는 단계; 상기 하드 마스크막 상부에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 형태로 하드 마스크막, 버퍼막, 도전층 및 게이트 절연막을 순차적으로 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼막은 폴리실리콘막이고, 폴리실리콘막의 두께는 10 내지 100Å인 것이 바람직하다.
상기 도전층은 도핑된 폴리실리콘막과, 전이 금속 실리사이드막의 적층막이거나, 알루미늄 또는 텅스텐 금속막이다. 이때, 상기 전이 금속막으로는 티타늄 실리사이드막이 이용될 수 있다.
상기 하드 마스크막을 식각하는 단계에서, 상기 하드 마스크막은 그것의 두께보다 더 과도하게 식각함이 바람직하다. 이때, 상기 하드 마스크막은 플라즈마 가스로 식각하는 것을 특징으로 하고, 플라즈마 가스는 CF4/O2/Ar 가스, CF4/CHF3/Ar 가스, CHF3/O2/Ar 가스, CF4/Co/Ar 가스, CHF3/Co/Ar 가스, CF4/O2/Co/Ar 가스 및 CHF3/O2/Co/Ar 가스 중 어느 하나가 이용된다.
본 발명에 의하면, 하드 마스크막을 패터닝할때, 도전층, 즉, 티타늄 실리사이드막이 노출되는 것을 방지하기 위하여, 도전층과 하드 마스크막 사이에 버퍼막을 형성한다. 이에따라, 하드 마스크막을 과도식각하더라도, 도전층이 직접 노출됨이 없이 버퍼막이 노출되도록 하여, 식각 가스와 노출된 도전층과의 반응으로 생성되는 폴리머의 발생을 저지한다. 이에따라, 게이트 전극을 패턴 결함없이 용이하게 패터닝할 수 있으며, 식각공정시 식각 조건을 유지할 수 있다.
(실시예)
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부된 도면 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(11) 상부에 열산화 기법으로 게이트 산화막(12)을 형성한다. 그 다음, 게이트 산화막(12) 상부에 소정의 불순물이 첨가된 폴리실리콘층(13)을 증착하고, 폴리실리콘층(13) 상부에 공지의 방식으로 전이 금속 실리사이드막(14)을 형성한다. 본 실시예에서는 전이 금속 실리사이드막(14)으로 티타늄 실리사이드막을 이용한다. 티타늄 실리사이드막(14) 상부에는 티타늄 실리사이드막(14)을 보호하는 버퍼막(15)을 형성한다. 이때, 버퍼막(15)으로는 게이트 전극의 전도성에 영향을 미치지 않는 물질을 사용함이 바람직하고, 플라즈마 식각 가스와도 쉽게 반응하여 폴리머를 형성하지 않는 물질을 사용함이 바람직하다. 본 실시예에서는 예를들어 폴리실리콘막을 버퍼막으로 사용하였으며, 그 두께는 100Å이하로 형성함이 바람직하다. 그후, 자기 정렬 콘택을 용이하게 하고, 난반사를 방지하기 위하여 버퍼막(15) 상부에 하드 마스크막(16)을 형성한다. 본 실시예에서는 하드 마스크막(16)으로 실리콘 질화막이 이용된다.
그 다음, 도 3b에 도시된 바와 같이, 하드 마스크막(16) 상부에 공지의 포토리소그라피 방식으로 게이트 전극 한정용 포토레지스트 패턴(17)을 형성한다. 그후, 플라즈마 가스, 예를들어 CF4/O2/Ar 가스, CF4/CHF3/Ar 가스, CHF3/O2/Ar 가스, CF4/Co/Ar 가스, CHF3/Co/Ar 가스, CF4/O2/Co/Ar 가스 및 CHF3/O2/Co/Ar 가스 중 어느 하나의 그룹의 가스를 이용하여, 하드 마스크막(16)을 포토레지스트 패턴(17)의 형태로 식각한다. 이때, 하드 마스크막(16)이 완전히 제거될 수 있도록, 소정 두께만큼 과도 식각을 실시한다.
여기서, 상기와 같이 하드 마스크막(16)을 식각하는데 있어서 과도 식각을 실시하면, 하드 마스크막(16) 하부의 막이 일부 노출 또는 식각될 수 있다. 이때, 본 실시예와 같이 하드 마스크막(16) 하부에 버퍼막(15)을 형성하면, 직접적으로 티타늄 실리사이드막이 노출되지 않고, 플라즈마 가스와 반응성이 떨어지는 버퍼막(15)이 노출되므로, 폴리머가 발생되지 않는다.
그 다음, 도 3c에 도시된 바와 같이, 포토레지스트 패턴(16) 마스크로 하여, 잔류하는 버퍼막(15), 티타늄 실리사이드막(14), 폴리실리콘막(13) 및 게이트 절연막(12)을 식각하여, 게이트 전극(20)을 형성한다.
이때, 본 발명에서는 게이트 전극(20)을 구성하는 도전체로 도핑된 폴리실리콘막과, 티타늄 실리사이드막을 이용하였지만, 이에 국한되지 않고, 도전체로, 알루미늄, 텅스텐, 그 밖의 금속 또는 실리사이드막을 이용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하드 마스크막을 패터닝할때, 도전층, 즉, 티타늄 실리사이드막이 노출되는 것을 방지하기 위하여, 도전층과 하드 마스크막 사이에 버퍼막을 형성한다. 이에따라, 하드 마스크막을 과도식각하더라도, 도전층이 직접 노출됨이 없이 버퍼막이 노출되도록 하여, 식각 가스와 노출된 도전층과의 반응으로 생성되는 폴리머의 발생을 저지한다. 이에따라, 게이트 전극을 패턴 결함없이 용이하게 패터닝할 수 있으며, 식각공정시 식각 조건을 유지할 수 있다.
Claims (15)
- 반도체 기판;반도체 기판상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 도전층;상기 도전층 상에 형성된 버퍼막; 및상기 버퍼막 상부에 형성된 하드 마스크막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제 1 항에 있어서, 상기 버퍼막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제 2 항에 있어서, 상기 폴리실리콘막의 두께는 10 내지 100Å인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제 1 항 또는 제 2 항에 있어서, 상기 도전층은 도핑된 폴리실리콘막과, 전이 금속 실리사이드막의 적층막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제 4 항에 있어서, 상기 전이 금속 실리사이드막은 티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 제 1 항 또는 제 2 항에 있어서, 상기 도전층은 알루미늄 또는 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 도전층을 형성하는 단계;상기 도전층 상부에 버퍼막을 형성하는 단계;상기 버퍼막 상부에 하드 마스크막을 형성하는 단계;상기 하드 마스크막 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴의 형태로 하드 마스크막, 버퍼막, 도전층 및 게이트 절연막을 순차적으로 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 7 항에 있어서, 상기 버퍼막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 9 항에 있어서, 상기 폴리실리콘막의 두께는 10 내지 100Å인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 7 항 또는 제 8 항에 있어서, 상기 도전층은 도핑된 폴리실리콘막과, 전이 금속 실리사이드막의 적층막인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 10 항에 있어서, 상기 전이 금속 실리사이드막은 티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 7 항 또는 제 8 항에 있어서, 상기 도전층은 알루미늄 또는 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 7 항에 있어서, 상기 하드 마스크막을 식각하는 단계에서, 상기 하드 마스크막은 그것의 두께보다 더 과도하게 식각하는 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법
- 제 13 항에 있어서, 상기 하드 마스크막은 플라즈마 가스로 식각하는 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
- 제 14 항에 있어서, 상기 플라즈마 가스는 CF4/O2/Ar 가스, CF4/CHF3/Ar 가스, CHF3/O2/Ar 가스, CF4/Co/Ar 가스, CHF3/Co/Ar 가스, CF4/O2/Co/Ar 가스 및 CHF3/O2/Co/Ar 가스 중 선택되는 하나의 가스 그룹인 것을 특징으로 하는 반도체 소자의 게이트 전극의 형성방법.
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