KR0183783B1 - 폴리사이드 구조의 게이트전극 형성방법 - Google Patents
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Abstract
폴리사이드 구조의 게이트전극 형성방법에 대해 개재되어 있다.
이는, 반도체기판 상에 폴리실리콘층을 형성하는 단계, 폴리실리콘층 상에 실리사이드층을 형성하는 단계, 실리사이드층을 패터닝하는 단계, 패터닝된 실리사이드층의 측벽에 패시베이션막을 형성하는 단계 및 폴리실리콘층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
따라서, 게이트패턴 형성을 위한 식각시 게이트측벽의 침해 및 폴리머 잔류물의 생성을 방지할 수 있으므로,수직한 프로파일을 갖는 게이트전극을 형성할 수 있다.
Description
제1a도 내지 제1c도는 종래의 방법에 의한 폴리사이드구조의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
제2도는 종래의 방법에 의해 형성된 게이트전극의 단면을 찍은 주사형 전자 현미경(SEM) 사진이다.
제3a도 내지 제3d도는 본 발명에 의한 폴리사이드 구조의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
2, 20 : 반도체 기판 4, 22 : 게이트산화막
6, 24 : 폴리실리콘층 8, 26 : 실리사이드층
10, 28 : 마스킹층 12, 30 : 포토레지스트
32 : 패시베이션막(TiO)
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 폴리사이드 구조를 갖는 게이트전극에 있어서 측벽 프로파일을 수직하게 형성할 수 있는 게이트전극 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가되어 게이트전극의 선폭이 0.25마이크론(㎛) 수준으로 작아짐에 따라, 기존의 불순물이 도우프된 폴리실리콘으로 된 게이트전극은 여러 면에서 사용의 한계를 보이고 있다. 특히, ① 선폭의감소에 따른 저항의 증가로 인하여 신호의 전달 속도가 지연되며 ② p-모스 트랜지스터의 경우, 문턱전압(threshold voltage)을 맞추기 위하여 매몰형 채널을 형성해야 하므로, 쇼트채널(short channel)효과가 커지는 문제점이 있다.
이러한 문제점들을 극복하기 위해서, 비저항이 낮고, 실리콘의 중간갭(midgap)에 해당되는 일함수(workfunction)를 갖는 도전물질을 사용하여 게이트전극을 형성하려는 연구가 진행되고 있다.이러한 경향에서 최근에는 불순물이 포함된 폴리실리콘 대신에 금속과 실리콘의 열처리 화합물인 실리사이드(silicide)와 폴리실리콘이 적층된 폴리사이드(polycide) 구조가 게이트 배선으로 널리 사용되고 있다. 티타늄 나이트라이드(이하, TiN이라 칭함)는 열적 안정성이나 장벽 특성면에서 매우 유력한 물질로 주목받고 있다. TiN을 트랜지스터의 게이트전극으로 적용하는 경우, 낮은 비저항과 실리콘의 중간정도의 일함수(midgap work function)를 갖는 특성 때문에 우수한 트랜지스터 특성을 얻을 수 있다.
제1a도 내지 제1c도는 종래의 방법에 의한 Ti-폴리사이드 구조의 게이트 전극 형성방법을 순차적으로 도시한 단면도들이다.
제1a도를 참조하면, 반도체기판(2) 상에 게이트산화막(4)을 증착한 후, 전도성을 갖는 폴리실리콘(6)을 증착한다. 이어서, 실리사이드 물질을 형성하기 위하여 Ti을 증착한 후 열처리를 실시함으로써, 상기 폴리실리콘(6)과의 반응을 통해 TiSix(8)를 형성한다. 또한, 상기 폴리실릴콘층(6) 상에 TiSix를 스퍼터링(sputtering) 방법으로 직접 증착할 수도 있다.
후속 공정으로, 실리콘산화막이나 실리콘질화막(10)을 증착하고, 그 위에 포토레지스트(12)를 도포한다.
제1b도를 참조하면, 상기 포토레지스트(12)를 사진/식각 공정을 통해 TiSix(8) 상부의실리콘질화막(10)을 식각한 후, 상기 TiSix(8) 및 폴리실리콘(6)을 식각함으로써, 제1c도에 도시한 바와 같은, 실리사이드(8)/ 폴리실리콘(6) 패턴들이 적층된 폴리사이드 구조의 게이트라인을 형성한다.
상기한 종래의 폴리사이드 게이트 전극 형성방법에서 나타나는 문제점은, 첫째, Ti-폴리사이드 게이트 식각시 TiSix(8)와 폴리실리콘(6) 막질 사이에서 측벽침해가 발생하기 쉬우며, 둘째, TiSix(8) 상부의 실리콘산화막이나 실리콘질화막(10) 식각시 CHF3나 CF4와 같은 불소(fluorine)가 함유된 가스를 사용하는데, 이 때 TiSix(8)와 폴로라이드계의 식각가스와의 반응에 의해 비휘발성 잔유물인 폴리머(polymer)가 식각 패턴에 잔류하는 근본적인 문제점을 내포하고 있다.
제2도는 상술한 종래 방법에 의해 형성된 폴리사이드 게이트의 단면 프로파일을 주사형 전자 현미경(SEM; Scanning Electron Microscope)으로 관측한 사진이다.
제2도의 단면사진에서 관측된 바와 같이, 상기 실리콘질화막(10) 식각시 TiFx계통의 비휘발성 폴리머 잔유물(polymer residue)이 심하게 발생하고, 이러한 잔유물로 인해 후속 공정의 TiSix(8)/다결정실리콘(6) 식각시 게이트 패턴의 단면 프로파일이 불량해지는 문제점이 있다.
따라서, 본 발명의 목적은 게이트라인의 측벽을 수직적으로 형성할 수 있는 게이트전극 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 게이트전극 형성방법은, 반도체기판 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 실리사이드층을 형성하는 단계; 상기 실리사이드층을 패터닝하는 단계; 상기 패턴닝된 실리사이드층의 측벽에 패시베이션막을 형성하는 단계; 및 상기 폴리실리콘층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 실리사이드층의 측벽에 패시베이션막을 형성하는 단계는, 산소가스(O2) 플라즈마 분위기에서 UV소스를 이용하여 이루어지는 것이 바람직하다.
본 발명에 따르면, 게이트패턴 형성을 위한 식각시 게이트측벽의 침해 및 폴리머 잔류물의 생성을 방지할 수 있으므로, 수직한 프로파일을 갖는 게이트전극을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
본 발명은 TiSix를 Cl2/O2분위기에서 식각한 후 UV소스를 이용하여 산소가스(O2) 플라즈마 분위기에서 처리함으로써, TiSix의 표면에 TiO를 형성함으로써, 게이트전극의 측벽 프로파일을 수직하게 형성할 수 있게 한다.
제3a도 내지 제3d도는 본 발명에 의한 게이트전극 형성방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
제3a도를 참조하면, 반도체기판(20) 상에 게이트산화막(22)을 형성한 후, 불순물이 도우프된 폴리실리콘(24)을 증착한다. 이어서, 실리사이드층을 형성하기 위하여, 상기 폴리실리콘(24) 상에 Ti을 증착한 후 열처리함으로써 폴리실리콘(24)과의 반응을 통해 TiSix(26)를 형성한다. 다른 방법으로는, 상기 폴리실리콘층(24) 상에 TiSix를 스퍼터링(sputtering) 방법으로 직접 증착할 수도 있다.
후속 공정으로, 예컨대 실리콘산화막이나 실리콘질화막을 증착하여 마스킹층(28)을 형성한 후, 그 위에 포토레지스트(30)를 도포한다.
제3b도를 참조하면, 상기 포토레지스트(제3a도의 30)를 사진/식각공정을 통해 패터닝하여 게이트전극을 패터닝하기 위한 포토레지스트 패턴(30a)을 형성한다.
이어서, 상기 포토레지스트 패턴을 마스크로하여 마스킹층(28)을 식각한 다음, Cl2/O2분위기에서 상기 TiSix(26)를 식각한다. 이 때, TiSix층(26) 식각시 식각가스에 의해 측벽침해가 일어난다.
이 침해가 발생한 부분은 후속 공정에서 얇게 증착되는 막질에의해 패시베이션된다.
제3c도를 참조하면, 상기 공정에서 형성된 마스킹/TiSix패턴(26/28)에 대해 산소가스(O2) 플라즈마 분위기에서 UV소스를 이용한 처리를 하면, 결과물의 전표면에 TiO막(32)이 얇게 증착된다.
따라서, 제3b도의공정에서 TiSix(26)의 측벽에 발생된 침해가 상기 TiO(32)막에 의해 패시베이션된다.
제3d도를 참조하면, 상기 마스킹층/TiSix 패턴(28/26)을 이용하여 하부의 폴리실리콘층(24)까지 수직식각을 실시하면, 상기 TiSix(26)의 측벽에 형성된 TiO(32)의 패시베이션 효과로 인해 수직한 구조를 갖는 게이트라인을 형성할 수 있다.
상술한 본 발명에 의한 게이트전극 형성방법에 따르면, 실리사이드 패턴의 측벽에 침해를 방지하기 위한 얇은 패시베이션 막질을 형성함으로써, 게이트패턴 형성을 위한 폴리실리콘층 식각시 측벽의 침해 및 폴리머 잔류물의 생성을 방지할 수 있으므로, 수직한 프로파일을 갖는 게이트전극을 형성할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
Claims (1)
- 반도체기판 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 실리사이드층을 형성하는 단계; 상기 실리사이드층을 식각하는 단계; 산소가스(O2) 플라즈마 분위기에서 UV소스를 이용하여 상기 결과물을 처리함으로써, 식각된 상기 실리사이드층의 측벽에 패시베이션막을 형성하는 단계; 및 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로하는 반도체장치의 게이트전극 형성방법.
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