KR100465855B1 - 반도체장치의게이트전극형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 실리사이드 구조의 게이트 전극 형성에 관한 것이며, 게이트 재산화 공정시 이상 산화 현상의 발생을 방지하는 폴리실리콘/텅스텐 실리사이드 구조의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상부에 게이트 전극용 텅스텐 실리사이드막을 형성하는 단계; 상기 텅스텐 실리사이드막에 질소 이온주입을 실시하는 단계; 상기 텅스텐 실리사이드막 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극 패턴을 형성하는 단계; 및 게이트 재산화 공정을 실시하는 단계를 포함하는 반도체 장치의 게이트 전극 형성방법이 제공된다.

Description

반도체 장치의 게이트 전극 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 실리사이드 구조의 게이트 전극 형성에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다.
반도체 장치의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.25㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어온 불순물 도핑 폴리실리콘(doped poly silicon)막은 그 자체의 높은 비저항 특성으로 인하여 자체의 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 고려하여 주로 텅스텐 실리사이드막 등을 채용한 폴리사이드 구조의 게이트 전극에 대한 관심이 늘어나고 있다.
그러나, 이러한 폴리사이드 구조를 게이트 전극에 적용하는데 있어서, 게이트 패터닝 후 게이트 산화막 및 기판의 식각 손상을 회복시키기 위한 재산화(re-oxidation) 공정이 용이하지 않은 문제점이 있었다.
이는 산화 환경에 실리사이드막이 노출될 경우 실리사이드막의 이상 산화가 일어나기 때문이며, 이처럼 게이트 패터닝 후의 게이트 재산화 공정이 용이하지 않은 이유로 폴리사이드 구조의 게이트 전극을 소자에 적용하는데 어려움이 있다.
첨부된 도면 도 1은 게이트 재산화 공정 후의 게이트 전극 단면을 도시한 것으로, 상기한 문제점을 지적하고 있다. 도면 부호 '10' 은 실리콘 기판, '11' 은 소자 분리막, '12' 는 게이트 산화막, '13' 은 폴리실리콘막, '14' 는 텅스텐 실리사이드막, '15' 는 재산화에 의한 산화막을 각각 나타낸 것이며, 'A' 부분에서 이상 산화가 발생한 상태를 도시하고 있다.
본 발명은 게이트 재산화 공정시 이상 산화 현상의 발생을 방지하는 폴리실리콘/텅스텐 실리사이드 구조의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상부에 게이트 전극용 텅스텐 실리사이드막을 형성하는 단계; 상기 텅스텐 실리사이드막에 질소 이온주입을 실시하는 단계; 상기 텅스텐 실리사이드막 및 상기 폴리실리콘막을 선택적으로 식 각하여 게이트 전극 패턴을 형성하는 단계; 및 게이트 재산화 공정을 실시하는 단계를 포함하는 반도체 장치의 게이트 전극 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.
첨부된 도면 도 2a 및 도 2b는 본 발명의 일실시예에 따른 게이트 전극 형성공정을 도시한 것이다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자 분리막(21)을 형성하고, 게이트 산화막(22)을 성장시킨다. 계속하여, 전체구조 상부에 전도성 불순물이 도핑된 폴리실리콘막(23)을 형성하고, 자연 산화막 제거를 위한 세정을 실시한다. 이때, 폴리실리콘막(23)의 도핑은 인-시츄(in-situ) 방식 또는 이온주입 방식 등을 사용할 수 있다. 이어서, 폴리실리콘막(23) 상부에 텅스텐 실리사이드막(WSix)(24)을 화학기상증착 방식을 사용하여 증착하고, 텅스텐 실리사이드막(24)에 N2 이온주입을 실시한다. 계속하여, 텅스텐 실리사이드막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 차례로 선택적 식각하여 게이트 전극 패턴을 형성한다.
이상 산화 현상은 산소의 텅스텐 실리사이드막(24) 내로의 확산에 기인한다. 일반적으로, 질소는 산소뿐만 아니라 다른 불순물들의 확산을 방해하는 역할을 한다. 상기한 N2 이온주입을 통해 텅스텐 실리사이드막(24) 내에 존재하는 질소는 후속 게이트 재산화 공정시 외부의 산소가 텅스텐 실리사이드막(24) 내부로 확산되는 것을 차단하여 텅스텐(W)의 산화를 억제함으로써 정상적인 텅스텐 실리사이드막(24)의 산화가 일어나도록 한다.
이때, N2 이온주입은 1×1013∼1×1018 범위의 도즈(dose)량으로 실시하며, 텅스텐 실리사이드막(24)의 증착은 WF6 가스와 SiH4(또는 SiH2Cl 가스)를 사용하여 수행할 수 있으며, 자연 산화막 제거를 위한 세정 공정 없이 클러스터 장비(cluster tool)에서 인티그레이션(integration) 방식으로 수행할 수 있다.
다음으로, 도 2b에 도시된 바와 같이 게이트 재산화 공정을 실시한다. 이때, 게이트 재산화 공정의 온도는 500℃∼900℃ 범위에서 조절하며, 형성되는 산화막(25)의 두께를 10Å∼100Å 범위로 제어한다. 또한, 게이트 재산화 공정은 확산로(furnace)에서 실시하지 않고 급속열산화(RTO; Rapid Thermal Oxidation) 방식을 사용하여 수행할 수 있다. 그리고, 산화막(25)은 후속 공정에서 제거될 수 있다.
본 발명의 다른 실시예는 상기한 본 발명의 일실시예에서 N2 이온주입을 대신하여 인-시츄 방식으로, 즉 질소 분위기에서 텅스텐 실리사이드를 증착하는 것이다.
상기한 바와 같이 본 발명은 실리사이드막에 질소를 도핑시켜 이상 산화 현상을 방지함으로써 폴리사이드 구조의 게이트 전극의 소자 적용이 용이하도록 한다.
상기한 일실시예 및 다른 실시예에서 텅스텐 실리사이드막은 실리사이드막을 대표하여 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 폴리사이드 구조의 게이트 전극의 소자 적용을 가능하게 하는 효과가 있으며, 이로 인하여 반도체 장치의 동작 속도 개선을 기대할 수 있다.
도 1은 종래 기술에 따라 게이트 재산화 공정을 수행한 후의 폴리사이드 구조의 게이트 전극 단면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 소자 분리막
22 : 게이트 산화막 23 : 폴리실리콘막
24 : 텅스텐 실리사이드막 25 : 산화막

Claims (5)

  1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상부에 게이트 전극용 텅스텐 실리사이드막을 형성하는 단계;
    상기 텅스텐 실리사이드막에 질소 이온주입을 실시하는 단계;
    상기 텅스텐 실리사이드막 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극 패턴을 형성하는 단계; 및
    게이트 재산화 공정을 실시하는 단계
    를 포함하는 반도체 장치의 게이트 전극 형성방법.
  2. 제1항에 있어서,
    상기 질소 이온주입은 1×1013 내지 1×1018 범위의 도즈량을 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.
  3. 제1항에 있어서,
    상기 게이트 재산화 공정은 500℃ 내지 900℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 재산화 공정에 의해 형성되는 산화막은 10Å 내지 100Å 두께인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 재산화 공정은 확산로 방식 또는 급속열산화 방식을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.
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