KR20000003954A - 반도체 소자의 실리사이드 전도라인 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 실리사이드(silicide) 전도라인 형성방법에 관한 것이며, 비저항을 낮추고, 불순물 확산을 방지할 수 있는 반도체 소자의 실리사이드 전도라인 형성방법을 제공하는데 그 목적이 있다. 본 발명은 실리사이드막에 이온주입을 실시하여 실리사이드막을 비정질화함으로써 후속 공정시 불순물(폴리실리콘막 내의 도펀트 또는 재산화 공정시의 산소)의 확산을 방지하고, 이후 재결정화를 이루어 조대한 결정립을 형성함으로써 실리사이드 전도라인의 비저항을 감소시키는 기술이다.

Description

반도체 소자의 실리사이드 전도라인 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 실리사이드(silicide) 전도라인 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극을 비롯한 전도라인에 불순물이 도핑된 폴리실리콘(doped poly silicon)막을 적용하여 왔다.
반도체 장치의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.25㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 도핑된 폴리실리콘막은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이에 따라 64메가 DRAM급 이상의 고집적 소자에서는 주로 텅스텐 실리사이드막 등을 채용한 폴리사이드 구조의 전도라인을 적용하고 있다.
텅스텐 실리사이드막의 경우, SiH2Cl2가스와 WF6가스를 반응 가스로 사용하여 화학기상증착법으로 증착한다. 이때, 증착 온도는 보통 550℃ 이상인데, 증착 상태(as-deposition)에서 결정 구조를 가지게 된다.
이처럼 결정 구조를 가지는 텅스텐 실리사이드막은 후속 열처리 공정을 거치더라도 작은 결정립으로 성장되기 때문에 비저항이 높은 문제점이 있었다. 또한, 이러한 결정 구조는 상부 또는 하부의 폴리실리콘 내에 도핑된 도펀트(특히, 인(P))의 확산 경로로 작용하여 전도라인의 저항을 더욱 증가시키게 된다.
특히, 게이트 전극에 실리사이드막을 적용할 경우, 도펀트의 확산에 따른 게이트 공핍 현상을 초래하여 소자의 특성을 열화시키게 되고, 실리사이드막 상부에 콘택되는 도전배선의 저항을 높이는 문제점이 있었다. 또한, 게이트 식각후의 재산화 공정을 수행할 경우, 이러한 실리사이드막 내의 결정립계(grain boundary)를 따라 산소(O)가 침투하는 것을 막지 못해 이상 산화 현상이 발생하는 문제점이 있었다.
본 발명은 비저항을 낮추고, 불순물 확산을 방지할 수 있는 반도체 소자의 실리사이드 전도라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐 실리사이드 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 게이트 산화막
12 : 게이트 폴리실리콘막
13 : 텅스텐 실리사이드막
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 실리사이드 전도라인 형성방법은 소정의 하부층이 형성된 반도체 기판 상부에 폴리실리콘막 및 실리사이드막을 차례로 적층시키는 제1 단계; 상기 실리사이드막에 불순물 이온주입을 실시하여 상기 실리사이드막을 비정질화하는 제2 단계; 열공정을 실시하여 상기 실리사이드막을 재결정화하는 제3 단계를 포함하여 이루어진다.
본 발명은 실리사이드막에 이온주입을 실시하여 실리사이드막을 비정질화함으로써 후속 공정시 불순물(폴리실리콘막 내의 도펀트 또는 재산화 공정시의 산소)의 확산을 방지하고, 이후 재결정화를 이루어 조대한 결정립을 형성함으로써 실리사이드 전도라인의 비저항을 감소시키는 기술이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐 실리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 필드 산화막(도시되지 않음)이 형성된 실리콘 기판(10) 상에 게이트 산화막(11), 인(P)이 도핑된 게이트 폴리실리콘막(12) 및 텅스텐 실리사이드막(13)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이 텅스텐 실리사이드막(13)에 인(P) 이온주입을 실시하여 텅스텐 실리사이드막(13)을 비정질화한다.
이어서, 도 1c에 도시된 바와 같이 게이트 전극 형성을 위한 식각 마스크를 사용하여 텅스텐 실리사이드막(13), 게이트 폴리실리콘막(12) 및 게이트 산화막(11)을 차례로 건식 식각하여 게이트 전극을 패터닝하고, 재산화 공정을 실시한다. 이때, 텅스텐 실리사이드막(13)이 다시 결정화되면서 조대한 결정립 크기를 가지게 된다.
이상의 공정을 진행할 경우, 재산화 공정시의 이상 산화 현상을 억제하고, 폴리실리콘막 내에 도핑된 인(P)의 확산에 따른 게이트 공핍 현상을 방지할 수 있다.
본 발명의 다른 실시예는 게이트 전극 패턴 형성후, 상기의 이온주입을 실시하는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 전도라인으로서 텅스텐 실리사이드 게이트 전극을 일례로 들어 설명하였으나, 본 발명의 기술적 원리는 코발트 실리사이드, 몰리브덴 실리사이드 등의 실리사이드막을 사용하는 경우와 실시사이드를 비트라인 등의 다른 전도라인에 사용하는 경우에도 적용할 수 있다.
또한, 전술한 실시예에서는 실리사이드막의 비정질화를 위한 이온주입시 인(P)을 사용하는 경우를 일례로 하여 설명하였으나, 본 발명의 기술적 원리는 이를 대신하여 붕소(B), 비소(As), 아르곤(Ar) 등을 이온주입하는 경우에도 적용할 수 있다.
전술한 본 발명은 실리사이드 전도라인의 비저항을 감소시키는 효과가 있으며, 특히 실리사이드막을 게이트 전극에 적용할 경우, 게이트 재산화 공정시 실리사이드막의 이상 산화 현상을 방지할 수 있어 소자의 특성을 향상시키는 효과가 있다.

Claims (9)

  1. 소정의 하부층이 형성된 반도체 기판 상부에 폴리실리콘막 및 실리사이드막을 차례로 적층시키는 제1 단계;
    상기 실리사이드막에 불순물 이온주입을 실시하여 상기 실리사이드막을 비정질화하는 제2 단계;
    열공정을 실시하여 상기 실리사이드막을 재결정화하는 제3 단계
    를 포함하여 이루어진 반도체 소자의 실리사이드 전도라인 형성방법.
  2. 제 1 항에 있어서,
    상기 제2 단계 수행후, 상기 실리사이드막 및 상기 폴리실리콘막을 선택 식각하는 제4 단계를 더 포함하여 이루어진 반도체 소자의 실리사이드 전도라인 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 단계 수행후, 상기 실리사이드막 및 상기 폴리실리콘막을 선택 식각하는 제4 단계를 더 포함하여 이루어진 반도체 소자의 실리사이드 전도라인 형성방법.
  4. 제 2 항에 있어서,
    상기 전도라인이 게이트 전극인 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
  5. 제 4 항에 있어서,
    상기 열공정이 게이트 재산화 공정인 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
  6. 제 3 항에 있어서,
    상기 전도라인이 비트라인인 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 불순물이 인, 붕소, 비소, 아르곤 중 어느 하나인 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 폴리실리콘막이 인(P)이 도핑된 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 텅스텐 실리사이드막이 SiH2Cl2가스와 WF6가스를 반응 가스로 사용하는 화학기상증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 실리사이드 전도라인 형성방법.
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