KR100238872B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

게이트 전극으로의 불순물 채널링을 방지할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성한 후, 그 위에 제1 도전층 및 제2 도전층을 순차적으로 형성한다. 상기 제2 도전층 및 제1 도전층을 패터닝하여 게이트 전극을 형성한 후, 결과물의 상부에 제1 절연막을 형성한다. 상기 제1 절연막의 상부에 제2 절연막을 형성한 후, 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 상기 측벽 스페이서 및 게이트 전극을 마스크로 하여 상기 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 이온 주입한다. 상기 제1 절연막에 의해 제2 도전층의 그레인 성장이 억제되므로, 고 도즈로 불순물을 이온 주입할 때 상기 불순물이 게이트 전극을 투과하지 못하여 소자의 특성 열화를 방지할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 비휘발성(nonvolatile) 반도체 메모리 장치의 모스(metal oxide semiconductor; MOS) 트랜지스터의 제조 공정에 있어서 고 도즈(high dose)의 불순물을 이온 주입할 때 상기 불순물이 게이트 전극 내로 채널링(channelling)되어 소자의 전기적 특성을 열화시키는 것을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 배선 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 이에 따라, 상기 폴리실리콘과 유사한 특성을 가지면서 그보다 수∼수십배 낮은 비저항을 갖는 폴리사이드(polycide), 즉 폴리실리콘과 고융점 금속 실리사이드(refractory metal silicide)의 복합층이 VLSI 제조 공정에 적당한 것으로 밝혀졌다.
텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 및 탄탈륨(Ta)과 같은 고융점 금속의 실리사이드는 VLSI 집적 회로의 제조에서 사용되는 저저항 배선 물질로 적당하다. 상기한 실리사이드는 고농도로 도프된 폴리실리콘과 결합하여 폴리사이드 게이트를 형성한다. 상기 고융점 금속 실리사이드를 증착하는 바람직한 방법은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법이다. 특히, 텅스텐 실리사이드는 폴리실리콘과 결합하여 사용하는데 있어서 셀프-패시베이션(self-passivation), 습식 화학제에 대한 안정성(stability), 표면 거칠기(surface roughness), 접착성(adhesion), 산화성 및 재현성 등의 특성이 우수한 것으로 알려져 있다.
폴리실리콘과 텅스텐 실리사이드는 고온에서 열처리 공정을 받으면 그 그레인(grain)이 성장하게 되는데, 특히 텅스텐 실리사이드의 그레인이 크게 성장하게 된다. 즉, 바로 증착된(as-deposited) 텅스텐 다이실리사이드는 비정질 구조(WSix)를 가지며, 450℃ 부근에서 어닐링될 때 6각형의 텅스텐 다이실리사이드(WSi2)로 결정화된다. 650℃ 이상의 온도에서 어닐링한 후에는, 상기 6각형의 상(phase)이 4각형의 상으로 변한다.
도 1a 내지 도 1f는 종래의 폴리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, p형의 단결정 실리콘 기판과 같은 반도체 기판(10)의 상부에 게이트 절연막(12)을 바람직하게는 열산화 공정으로 형성한다. 이어서, 상기 게이트 절연막(12)의 상부에 게이트 전극으로 사용될 폴리실리콘층(14)을 바람직하게는 화학 기상 증착(CVD) 방법으로 증착한 후, 인(phosphorous)을 이온 주입하거나 확산시켜서 상기 폴리실리콘층(14)을 n+형으로 도핑시킨다. 다음에, 상기 결과물을 희석 HF 용액에 디핑(dipping)하여 그 표면을 세정한 후, 상기 폴리실리콘(14)의 상부에 비정질 텅스텐 실리사이드층(WSix)(16)을 바람직하게는 저압 화학 기상 증착(LPCVD) 방법으로 증착한다. 이어서, 사진 공정에 의해 상기 텅스텐 실리사이드층(16)의 상부에 포토레지스트층(도시되지 않음)을 도포한 후 이를 패터닝한다. 상기 패터닝된 포토레지스트층에 의해 노출되어진 텅스텐 실리사이드층(16)과 폴리실리콘층(14)을 이방성 식각, 예컨대 반응성 이온 식각(reactive ion etching; RIE) 방법으로 제거함으로써, 폴리사이드 게이트 전극(18)을 형성한다. 이때, 상기 텅스텐 실리사이드층(16)과 폴리실리콘층(14)이 식각된 영역에는 상기 게이트 산화막(12)이 소정의 두께로 남아있게 된다 (참조부호 12a).
이어서, 상기 포토레지스트층을 에싱한 후 습식 스트립한다.
도 1b를 참조하면, 고전압 트랜지스터의 깊은 접합(deep junction)을 형성하고 상기 게이트 전극(18)에 전압을 인가할 때 게이트 절연막(12)에서의 전계(electric field)를 완화시키기 위하여, 상기 텅스텐 실리사이드층(16)이 노출된 상태에서 950℃의 고온에서 산화 공정을 실시하여 상기 게이트 절연막(12), 폴리실리콘층(14), 텅스텐 실리사이드층(16) 및 실리콘 기판(10)의 노출된 표면 상에 얇은 제1 산화막(20)을 형성한다. 이때, 상기 게이트 전극(18)의 하부 모서리에 버즈 비크(bird's beak)(19)가 형성되고, 이와 동시에 상기 텅스텐 실리사이드층(16)의 그레인(16a)이 성장하게 된다. 즉, 상기 텅스텐 실리사이드층(16)은 비정질 상태에서 결정 상태 (즉, WSix → WSi2)로 바뀌게 된다.
도 1c를 참조하면, 상기 게이트 전극(18)을 이온 주입 마스크로 사용하여 n형의 제1 불순물(21), 예컨대 인(Ph)을 저 도즈(low dose)로 상기 반도체 기판(10)에 이온 주입함으로써, 저농도의 소오스/드레인 영역, 즉 n-LDD(lightly doped drain) 영역(22)을 형성한다.
도 1d를 참조하면, 상기 n-LDD 영역(22)이 형성된 결과물의 상부에 제2 산화막(24)을 바람직하게는 CVD 방법으로 형성한다.
도 1e를 참조하면, 상기 제2 산화막(24) 및 제1 산화막(20)을 예컨대 RIE 방법에 의해 이방성 에치백(etch back)함으로써, 상기 게이트 전극(18)의 측벽에 측벽 스페이서(26)를 형성한다. 이어서, 상기 측벽 스페이서(26) 및 게이트 전극(18)을 이온 주입 마스크로 이용하여 n형의 제2 불순물(27), 예컨대 비소(As)를 고 도즈로 반도체 기판(10)에 이온 주입함으로써, 고농도의 소오스/드레인 영역(28)을 형성한다.
도 1f를 참조하면, 어닐링(annealing) 공정을 실시하여 상기 소오스/드레인 영역(22, 28)의 불순물들을 활성화(activation) 및 확산시킨다.
상술한 종래의 모스 트랜지스터 제조 방법에 의하면, 고온 산화 공정에 의해 결정화된 텅스텐 실리사이드층이 고농도의 소오스/드레인 영역을 형성하기 위한 고 도즈의 불순물을 이온 주입할 때 그대로 노출된다. 따라서, 상기 텅스텐 실리사이드층의 크게 성장된 그레인 경계(grain boundary)를 통해 상기 불순물이 투과되어 그 하부의 폴리실리콘층 내로 상기 불순물이 침투한다. 상기 폴리실리콘층은 n+형으로 도핑되어 있으므로, p+형 불순물이 침투할 경우 폴리실리콘층 내의 불순물 농도가 변하게 된다. 따라서, 텅스텐 실리사이드층과 폴리실리콘층과의 계면 저항이 증가할 뿐만 아니라 폴리실리콘층의 일 함수(work function)가 변하게 됨으로써, 트랜지스터의 온/오프(ON/OFF)시 시간 지연(time delay)이 증가되고 동작 속도가 저하되는 등 트랜지스터의 AC적인 전기적 특성이 열화된다.
특히, 상기 제1 산화막의 형성을 위한 고온 열처리 공정에 의하여 텅스텐 실리사이드층과 폴리실리콘층의 그레인 구조가 소위 "대나무(bamboo)" 구조로 변하게 되면, 즉 그레인과 그레인 사이가 크게 벌어져서 틈이 생기게 되는 원주형(columnar) 구조로 변하게 되면, 상기 고 도즈의 불순물이 게이트 절연막 뿐만 아니라 반도체 기판의 표면까지 투과된다. 이로 인하여, 트랜지스터의 임계 전압(threshold voltage)이 변하는 등 DC적인 전기적 특성이 열화된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 고 도즈의 불순물을 이온 주입할 때 상기 불순물이 게이트 전극 내로 채널링되어 소자의 전기적 특성을 열화시키는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명에 의한 반도체 장치의 단면도이다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 ... 반도체 기판 102 ... 게이트 절연막
104 ... 폴리실리콘층 106 ... 텅스텐 실리사이드층
108 ... 게이트 전극 110 ... 제1 절연막
114 ... 저농도 소오스/드레인 116 ... 제2 절연막
118 ... 측벽 스페이서 120 ... 고농도 소오스/드레인
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 상부에 제1 도전층 및 비정질의 제2 도전층을 순차적으로 형성하는 단계; 상기 제2 도전층 및 제1 도전층을 패터닝한 뒤, 그 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성되어 있는 결과물에 열처리 공정을 실시하여 상기 제2 도전층을 결정화시킨 뒤, 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 저농도로 이온주입 하는 단계; 상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계; 및 상기 측벽 스페이서 및 게이트 전극을 자기정렬된 이온주입 마스크로서 이용하여 상기 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 고농도로 이온 주입하는 단계를 포함한다.
바람직하게는, 상기 제1 도전층은 폴리실리콘이고 상기 제2 도전층은 텅스텐 실리사이드이다.
상기 제1 절연막은 저온 증착이 가능한 물질로 형성하는 것이 바람직하며, 더 바람직하게는 화학 기상 증착(CVD)-산화막 또는 CVD-질화막으로 형성한다. 상기 제1 절연막은 고온 산화막(high temperature oxide; HTO)을 저압 화학 기상 증착(LPCVD) 방법으로 증착하거나 저온 산화막(low temperature oxide; LTO)을 대기압 화학 기상 증착(atmosphere CVD; APCVD) 방법으로 증착하여 형성할 수 있다. 또한, 상기 제1 절연막은 산화막이나 질화막을 플라즈마-증대 화학 기상 증착(plasma-enhanced CVD; PECVD) 방법으로 증착하여 형성할 수도 있다.
상기 제2 절연막을 형성하는 단계 전에, 상기 제1 절연막 및 게이트 전극을 이온 주입 마스크로 사용하여 제2 도전형의 불순물을 상기 반도체 기판에 이온 주입하여 LDD 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 폴리사이드 게이트 전극을 갖는 모스 트랜지스터의 제조 방법에서는, 고온 산화 공정을 실시할 때 텅스텐 실리사이드와 같은 금속 실리사이드의 그레인 성장을 억제하기 위하여 상기 금속 실리사이드층의 상부에 제1 절연막을 형성한다. 상기 제1 절연막은 금속 실리사이드층의 그레인 성장을 억제할 뿐만 아니라, 고농도의 소오스/드레인 영역을 형성하기 위하여 고 도즈의 불순물을 이온 주입할 때 상기 불순물이 게이트 전극 내로 주입되는 것을 저지하는 역할을 한다. 또한, 상기 금속 실리사이드층의 그레인이 크게 성장하더라도, 그레인과 그레인 사이의 틈을 상기 제1 절연막이 메꾸어 주게 되므로 상기 불순물이 폴리실리콘층으로 침투하는 것을 방지할 수 있다.
따라서, 본 발명에 의하면 고 도즈의 불순물이 게이트 전극으로 채널링되지 않으므로 폴리실리콘층의 일 함수 변화를 방지하여 소자의 특성 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명에 의한 반도체 장치의 단면도이다.
도 2를 참조하면, 본 발명에 의한 반도체 장치는 제1 도전형, 예컨대 p형의 단결정 실리콘으로 이루어진 반도체 기판(100) 및 상기 반도체 기판(100)의 상부에 형성된 LDD 구조의 모스 트랜지스터를 포함한다.
상기 모스 트랜지스터는 상기 반도체 기판(100)의 상부에 형성된 게이트 절연막(102), 상기 게이트 절연막(102)의 상부에 형성되고 제2 도전형, 예컨대 n+형으로 도프된 폴리실리콘층(104)과 텅스텐 실리사이드층(WSix)(106)으로 이루어진 폴리사이드 게이트 전극(108), 상기 게이트 전극(108)에 셀프-얼라인(self-align)되어 상기 반도체 기판(100)의 표면에 형성된 저농도의 소오스/드레인, 즉 LDD 영역(114), 상기 게이트 전극(108)의 측벽에 형성된 측벽 스페이서(118), 그리고 상기 측벽 스페이서(118) 및 게이트 전극(108)에 셀프-얼라인되어 상기 반도체 기판(100)의 표면에 형성된 고농도의 소오스/드레인 영역(120)을 포함한다.
도 3a 내지 도 3f는 상술한 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 게이트 절연막(102) 및 게이트 전극(108)을 형성하는 단계를 도시한다. 먼저, 제1 도전형, 예컨대 p형의 단결정 실리콘으로 이루어진 반도체 기판(100)의 상부에 게이트 절연막(102)을 형성한다. 이어서, 트랜지스터의 임계 전압을 조절하기 위하여 상기 게이트 절연막(102)을 통하여 p형의 불순물, 예컨대 불화 붕소(BF2)를 이온 주입한다. 다음에, 상기 게이트 절연막(102)의 상부에 게이트 전극으로 사용될 제1 도전층(104)으로서, 예컨대 폴리실리콘층을 형성한다. 상기 폴리실리콘층(104)은 바람직하게는 화학 기상 증착(CVD) 방법으로 증착한다. 다음에, 인(Ph)을 이온 주입하거나 확산시켜서 상기 폴리실리콘층(104)을 n+형으로 도핑시킨다.
다음에, 상기 결과물을 희석 HF 용액에 디핑하여 그 표면을 세정한 후, 상기 폴리실리콘층(104)의 상부에 비정질 텅스텐 실리사이드층(WSix)(106)을 형성한다. 상기 텅스텐 실리사이드층(106)은 바람직하게는 저압 화학 기상 증착(LPCVD) 방법으로 증착한다. 이어서, 사진 공정에 의해 상기 텅스텐 실리사이드층(106)의 상부에 포토레지스트층(도시되지 않음)을 도포한 후 이를 패터닝한다. 상기 패터닝된 포토레지스트층에 의해 노출되어진 텅스텐 실리사이드층(106)과 폴리실리콘층(104)을 이방성 식각, 예컨대 반응성 이온 식각(RIE) 방법으로 제거함으로써, 폴리사이드 게이트 전극(108)을 형성한다. 이때, 상기 텅스텐 실리사이드층(106)과 폴리실리콘층(104)이 식각된 영역에는 상기 게이트 산화막(102)이 소정의 두께로 남아있게 된다 (참조 부호 102a).
이어서, 상기 포토레지스트층을 에싱한 후 습식 스트립한다.
도 3b는 상기 게이트 전극(108)이 형성된 결과물의 상부에 제1 절연막(110)을 형성하는 단계를 도시한다. 상기 제1 절연막(110)은 후속하는 고온 산화 공정에 의한 텅스텐 실리사이드층(106)의 그레인 성장을 억제할 뿐만 아니라, 후속하는 공정에서 고농도의 소오스/드레인 영역을 형성하기 위하여 고 도즈의 불순물을 이온 주입할 때 상기 불순물이 게이트 전극(108) 내로 주입되는 것을 저지하는 역할을 한다. 또한, 후속하는 고온 산화 공정에 의하여 상기 텅스텐 실리사이드층(106)의 그레인이 크게 성장하더라도, 그레인과 그레인 사이의 틈을 상기 제1 절연막(110)이 메꾸게 된다. 따라서, 후속하는 고 도즈의 불순물 이온 주입시 상기 불순물이 텅스텐 실리사이드층(106)의 그레인 경계를 따라 폴리실리콘층(104)으로 침투하는 것을 방지할 수 있다.
상기 제1 절연막(110)은 저온 증착이 가능한 물질로 형성하는 것이 바람직하며, 더 바람직하게는 CVD-산화막 또는 CVD-질화막으로 형성한다. 구체적으로, 상기 제1 절연막(110)은 고온 산화막(HTO)을 저압 화학 기상 증착(LPCVD) 방법으로 증착하거나 저온 산화막(LTO)을 대기압 화학 기상 증착(APCVD) 방법으로 증착하여 형성한다. 또한, 상기 제1 절연막(110)은 산화막이나 질화막을 플라즈마-증대 화학 기상 증착(PECVD) 방법으로 증착하여 형성할 수도 있다.
도 3c는 고온 산화 공정을 실시하는 단계를 도시한다. 고전압 트랜지스터의 깊은 접합을 형성하고 상기 게이트 전극(108)에 전압을 인가할 때 게이트 절연막(102)에서의 전계를 완화시키기 위하여, 950℃의 고온에서 산화 공정을 실시한다. 이때, 상기 게이트 전극(108)의 하부 모서리에 버즈 비크(112)가 형성되며, 상기 텅스텐 실리사이드층(106)이 비정질 상태(WSix)에서 결정 상태(WSi2)로 바뀌게 된다. 그러나, 상기 고온 열처리 공정은 텅스텐 실리사이드층(106)이 노출되지 않은 상태에서 실시되기 때문에, 상기 텅스텐 실리사이드층(106)은 그 상부에 존재하는 제1 절연막(110)으로 인하여 그레인(106a)의 성장이 억제된다. 또한, 상기 텅스텐 실리사이드층(106) 및 폴리실리콘층(104)의 그레인들이 크게 성장하여 대나무 구조를 형성하더라도, 텅스텐 실리사이드층(106)의 그레인과 그레인 사이의 틈은 상기 제1 절연막(110)으로 채워지게 된다. 이에 따라, 후속하는 고 도즈의 불순물 이온 주입시, 상기 불순물이 텅스텐 실리사이드층(106)의 그레인 경계를 따라 폴리실리콘층(104)으로 침투하는 것을 방지한다.
도 3d는 LDD 이온 주입을 실시하는 단계를 도시한다. 상기 제1 절연막(110) 및 게이트 전극(108)을 이온 주입 마스크로 사용하여 n형의 제1 불순물(113), 예컨대 인(Ph)을 저 도즈로 상기 반도체 기판(100)에 이온 주입함으로써, 저농도의 소오스/드레인 영역, 즉 n-LDD 영역(114)을 형성한다.
이어서, 상기 n-LDD 영역(114)이 형성된 결과물의 상부에 제2 절연막(116)을 형성한다. 상기 제2 절연막(116)은 바람직하게는 CVD-산화막 또는 CVD-질화막으로 형성한다. 상기 제2 절연막(116)은 원하는 측벽 스페이서의 두께에서 상기 제1 절연막(110)의 두께를 뺀 두께로써 형성한다.
도 3e는 측벽 스페이서(118)를 형성하는 단계를 도시한다. 상기 제2 절연막(116) 및 제1 절연막(110)을 이방성 에치백함으로써 상기 게이트 전극(108)의 측벽에 측벽 스페이서(118)를 형성한다. 상기 이방성 에치 백은 RIE 방법에 의해 수행되는 것이 바람직하다.
이어서, 상기 측벽 스페이서(118) 및 게이트 전극(108)을 이온 주입 마스크로 이용하여 n형의 제2 불순물(119), 예컨대 비소(As)를 고 도즈로 상기 반도체 기판(100)에 이온 주입함으로써, 고농도의 소오스/드레인 영역(120)을 형성한다. 상기 제2 불순물(119)을 고 도즈로 이온 주입할 때, 텅스텐 실리사이드층(106)의 그레인 성장이 제1 절연막(110)에 의해 억제되었으므로 상기 제2 불순물(119)이 게이트 전극(108)으로 채널링되는 것이 방지된다.
도 3f는 상기 소오스/드레인 영역(114, 120)의 불순물들을 활성화 및 확산시키기 위하여 어닐링을 실시하는 단계를 도시한다.
본 발명에 따른 폴리사이드 게이트 전극을 갖는 모스 트랜지스터의 제조 방법에서는, 고온 산화 공정을 실시할 때 텅스텐 실리사이드층의 그레인 성장을 억제하기 위하여 상기 텅스텐 실리사이드층의 상부에 제1 절연막을 형성한다. 상기 제1 절연막은 텅스텐 실리사이드층의 그레인 성장을 억제할 뿐만 아니라, 고농도의 소오스/드레인 영역을 형성하기 위하여 고 도즈의 불순물을 이온 주입할 때 상기 불순물이 게이트 전극 내로 주입되는 것을 저지하는 역할을 한다. 또한, 상기 텅스텐 실리사이드층의 그레인이 크게 성장하더라도, 그레인과 그레인 사이의 틈을 상기 제1 절연막이 메꾸어 주게 되므로 상기 불순물이 폴리실리콘층으로 침투하는 것을 방지할 수 있다.
따라서, 본 발명에 의하면 고 도즈의 불순물이 게이트 전극으로 채널링되지 않으므로 폴리실리콘층의 일 함수 변화를 방지하여 소자의 특성 열화를 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 상부에 제1 도전층 및 비정질의 제2 도전층을 순차적으로 형성하는 단계;
    상기 제2 도전층 및 제1 도전층을 패터닝한 뒤, 그 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 형성되어 있는 결과물에 열처리 공정을 실시하여 상기 제2 도전층을 결정화시킨 뒤, 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 저농도로 이온주입 하는 단계;
    상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 제1 절연막을 이방성 식각하여 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서 및 게이트 전극을 자기정렬된 이온주입 마스크로서 이용하여 상기 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 고농도로 이온 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘임을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 도전층은 금속 실리사이드임을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드임을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 절연막은 저온 증착이 가능한 물질임을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 절연막은 화학 기상 증착(CVD)-산화막 또는 화학 기상 증착(CVD)-질화막 중의 어느 하나로 형성함을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 제2 절연막은 화학 기상 증착(CVD)-산화막 또는 화학 기상 증착(CVD)-질화막 중의 어느 하나로 형성함을 특징으로 하는 반도체 장치의 제조 방법.
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