KR100422438B1 - 전력용 모스트랜지스터 - Google Patents

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Abstract

본 발명은 전력용 모스트랜지스터에 관한 것으로서, 상세히 말하자면, 제 1 도전형 드리프트영역, 제 2 도전형 베이스영역, 제 1 도전형 소스영역, 게이트산화막, 폴리실리콘게이트, 층간절연막, 및 전극을 구비하는 전력용 모스펫에 있어서, 상기 폴리실리콘게이트와 층간절연막 사이에 새로운 절연막이 형성되어 있는 것을 특징으로 한다.

Description

전력용 모스트랜지스터
본 발명은 전력용 모스트랜지스터에 관한 것으로서, 상세히 말하자면, 제 1 도전형 드리프트영역, 제 2 도전형 베이스영역, 제 1 도전형 소스영역, 게이트산화막, 폴리실리콘게이트, 층간절연막, 및 전극을 구비하는 전력용 모스트랜지스터에 관한 것이다.
전력용 모스트랜지스터는 바이폴라 트랜지스터와 비교해서 본질적으로 소수 캐리어의 이동이 없기 때문에 고주파 동작에서의 이용이 가능하다. 전력용 모스트랜지스터가 고주파에서 동작하는데는 캐리어가 드리프트영역을 통과하는데 걸리는 시간과 입력 커패시턴스의 촤징속도(charging rate)에 의해 제한이 된다. 또 전력용 모스트랜지스터는 대용량의 전류를 흐르게 하기 때문에 큰 액티브영역이 필요하게 되어 다른 전력용 소자에 비해 입력 커패시턴스가 커지게 된다. 따라서 고주파 동작에서 모스트랜지스터의 입력 커패시턴스를 줄여야만 한다.
종래 모스트랜지스터에서 입력 커패시턴스의 조절은 게이트산화막의 두께를 두껍게 하는 방법이나 웰 드라이브 인(WDR) 시간을 줄여 폴리실리콘게이트와 정션(junction)간의 중첩부분을 줄이는 방법이 사용되었다. 그러나 게이트산화막의 두께를 두껍게 하는 것은 문턱전압(threshhold voltage)을 조절하기 어려운 문제가 있고, 웰 드라이브 인(WDR) 시간을 줄이는 방법은 파괴전압(breakdown voltage)과 애벌란쉬 에너지(Avalanche energy)에 밀접한 영향을 주기 때문에 문제가 있다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 폴리실리콘게이트와 소스영역간의 커패시턴스(Cgs)를 감소시킴으로써, 고주파에서도 동작할 수 있는 전력용 모스트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 제 1 도전형 드리프트영역, 제 2 도전형 베이스영역, 제 1 도전형 소스영역, 게이트산화막, 폴리실리콘게이트, 층간절연막, 및 전극을 구비하는 전력용 모스트랜지스터에 있어서, 상기 폴리실리콘게이트와 층간절연막 사이에 새로운 절연막이 형성되어 있는 것을 특징으로 한다.
도 1 은 종래의 전력용 모스트랜지스터 및 그 입력 커패시턴스의 구성요소를 도시한 도면.
도 2 는 본 발명의 일실시예로서의 전력용 모스트랜지스터 및 그 입력 커패시턴스의 구성요소를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : n형 반도체기판20 : p형 베이스영역
30 : 고농도 n형 소스영역40 : 게이트산화막
41 : 고농도 n형 소스영역과 폴리실리콘게이트의 중첩부의 커패시턴스(Cn+)
42 : p형 베이스영역과 폴리실리콘게이트의 중첩부의 커패시턴스(Cp)
43 : 폴리실리콘게이트와 드리프트영역의 중첩부의 커패시턴스(Cgd)
50 : 폴리실리콘게이트55 : 절연막
60 : 층간절연막61 : 층간절연막 커패시턴스(Co)
62 : 층간절연막 두께62a : 층간절연막과 절연막의 총두께
70 : 전극
본 발명에서는 폴리실리콘게이트상에 적정한 두께의 새로운 절연막을 형성시킨 구조가 제시되었다. 이 새로운 구조는 전력용 모스트랜지스터의 다른 특성에 영향을 주지 않으면서 실리콘게이트와 소스영역간의 커패시턴스(Cgs)를 감소시켜 전체적으로 입력 커패시턴스(Cinput)를 감소시키게 된다.
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 1 및 도 2 에 각각 종래 및 본 발명의 일실시예로서의 전력용 모스트랜지스터가 도시되어 있다.
그 구조상의 차이점은, 본 발명의 일실시예에 있어서는, 종래의 전력용 모스트랜지스터의 폴리실리콘게이트(50)와 층간절연막(60) 사이에 새로운 절연막(SiOF막)(55)이 형성되어 있다는 점이다. 제조공정면에서 보자면, 종래의 전력용 모스트랜지스터 제조공정 순서에 따라 게이트산화막(40), 폴리실리콘게이트(50)를 형성하고, 그 상부에 절연막(SiOF막)(55)을 적층한다. 그 상부에 통상의 층간절연막(60) 및 전극(70)을 순차적으로 형성하게 된다. 즉 종래의 공정에 대하여, 폴리실리콘게이트(50) 상부에 절연막(SiOF막)(55)을 적층하는 공정만이 추가된 것이다.
도 1 을 참조하여, 하기식들로부터 종래의 전력용 모스트랜지스터의 입력 커패시턴스의 구성요소를 살펴보겠다.
Cinput= Cgs+ Cm
Cm= (1 + gmRl)Cgd
Cgs= Cn++ Cp+ Co
Co= εoεrAo/to
여기서, Cinput: 입력 커패시턴스
Cgs: 폴리실리콘게이트와 소스영역간의 커패시턴스
Cm: 등가입력 게이트 커패시턴스
gm: 증폭상수
Rl: 부하(load)저항
Cgd: 폴리실리콘게이트와 드리프트영역의 중첩부의 커패시턴스(43)
Cn+: 고농도 n형 소스영역과 폴리실리콘게이트의 중첩부의 커패시턴스(41)
Cp: p형 베이스영역과 폴리실리콘게이트의 중첩부의 커패시턴스(42)
Co: 층간절연막 커패시턴스(61)
εo: 층간절연막의 유전상수(3.9)
εr: 유전율
Ao: 층간절연막과 폴리실리콘게이트의 접합면의 면적
to: 층간절연막의 두께(62)
상기식들로부터, 본 발명의 구조적 특징이 어떻게 전력용 모스트랜지스터의 입력 커패시턴스를 줄이게 되는지를 설명할 수 있다.
도 2 에서처럼 폴리실리콘게이트(50) 상부에 절연막(SiOF막)(55)이 형성되어 있으면, 상기식에서 to는 층간절연막(60)과 절연막(SiOF막)(55)의 총두께(62a)에 해당하므로, 종래구조에 비해 큰 값을 가지게 된다. 또한 절연막(SiOF막)(55)은 층간절연막(60)보다 작은 유전상수(2.5)를 가지므로 상기식의 εo가 종래구조에 비해 작은 값을 가지게 된다. 상기 절연막(55)의 형성에 의해 다른 요소는 영향을 받지 않으므로, 이 두가지 요소에 의해 Co가 감소하고, 그에 의해 Cgs가 감소하며 결국 Cinput이 감소하게 된다.
본 발명은, 절연막(SiOF막)의 추가적 형성에 의해, 실질적으로 층간절연막의 두께 증가 및 유전상수 감소를 가져온다. 이에 의해서 층간절연막 커패시턴스를 감소시켜 결국 전력용 모스트랜지스터의 입력 커패시턴스를 감소시킨다. 즉 본 발명에 의한 전력용 모스트랜지스터는 고주파에서 동작할 수 있다.

Claims (3)

  1. 제 1 도전형 드리프트영역, 제 2 도전형 베이스영역, 제 1 도전형 소스영역, 게이트산화막, 폴리실리콘게이트, 층간절연막, 및 전극을 구비하는 전력용 모스트랜지스터에 있어서, 상기 폴리실리콘게이트와 층간절연막 사이에 상기 층간절연막보다 작은 유전상수를 가지는 절연막이 형성되어 있는 것을 특징으로 하는 전력용 모스트랜지스터.
  2. 제 1 항에 있어서, 상기 절연막은 SiOF막인 것을 특징으로 하는 전력용 모스트랜지스터.
  3. 제 1 항에 있어서, 상기 제 1 도전형은 n형인 것을 특징으로 하는 전력용 모스트랜지스터.
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