KR100447992B1 - 반도체소자의게이트전극형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 78
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002161 passivation Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 24
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 3
- 239000011148 porous material Substances 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 19
- 238000001000 micrograph Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 5
- 238000000280 densification Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910008486 TiSix Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 티타늄 실리사이드막을 포함하는 게이트 전극의 제조시, 상기 티타늄 실리사이드막내의 기공의 발생을 없앨 수 있는 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 산화막, 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 증착하는 단계와, 상기 티타늄 실리사이드막을 치밀화하는 단계와, 상기 티타늄 실리사이드막을 결정질화하는 단계와, 상기 티타늄 실리사이드막 상부에 보호막을 증착하는 단계, 및 상기 보호막과 티타늄 실리사이드막, 폴리실리콘막 및 게이트 산화막을 소정 형태로 패터닝하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 구체적으로는 폴리실리콘막과 티타늄 실리사이드막의 적층구조로 이루어진 게이트 전극의 형성방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성되거나 또는 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.
그러나, 상기한 불순물이 도핑된 폴리실리콘막과 불순물이 도핑된 폴리실리콘막/텅스텐 실리사이드막은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값 특성을 만족시키지 못하여, 이를 사용하는데 어려움이 있다.
이에 종래에는 텅스텐 실리사이드막보다 전도 특성이 우수한 티타늄 실리사이드막(TiSi2)을 폴리실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었는데, 이에 대하여 첨부도면 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하여, 반도체 기판(1) 상부에 게이트 산화막(2)을 열성장 또는 증착 방식에 의하여 형성한다음, 게이트 산화막(2) 상부에 불순물이 도핑된 폴리실리콘막(3)을 소정두께로 증착한다.
그후, 도 1b에 도시된 바와 같이, 폴리실리콘막(3) 상부에 물리적 증착 방식으로 티타늄 실리사이드막(4:TiSix)을 증착한다. 이때, 증착시 티타늄 실리사이드막(4)은 비정질 상태이다.
그다음, 도 1c에 도시된 바와 같이, 기판 결과물을 소정 온도에서 수초동안 급속 열처리 공정(rapid thermal process)을 실시하여, 비정질 상태의 티타늄 실리사이드막(4)을 결정질 상태의 티타늄 실리사이드막(5:TiSi2)으로 상변화시킨다. 여기서, 급속 열처리 공정은 티타늄 실리사이드막(5)이 비교적 낮은 비저항을 갖는 C54 상태를 갖도록 약 750℃ 이상에서 진행한다.
이어서, 도 1d에 도시된 바와 같이, 티타늄 실리사이드막(5) 상부에 고집적 소자에서 자기 정합 콘택 형성을 목적으로 사용되는 보호막(6)으로 산화막 또는 질화막을 증착한다. 이어, 공지의 포토리소그라피 방식을 이용하여 보호막(6)과 티타늄 실리사이드막(5), 도핑된 폴리실리콘막(3) 및 게이트 절연막(2)을 식각하여, 게이트 전극을 형성한다.
그러나, 상기한 티타늄 실리사이드막을 포함하는 게이트 전극을 제조하는데는 다음과 같은 문제점이 발생된다.
먼저, 상기 티타늄 실리사이드내의 티타늄 원자와 실리콘 원자는 상기 티타늄 실리사이드막을 결정질화하기 위한 급속 열처리가 진행될 때, 물질이동이 급속히 이루어져서 도 2a와 같이 티타늄 실리사이드막(5)내에 수개의 기공(7)이 발생된다.
이에따라, 도 2b에서와 같이, 게이트 전극을 형성한다 하더라도 기공이 그대로 존재하게 되어, 게이트 전극의 유효 선폭을 감소시키게 된다. 이로 인하여 게이트 전극의 저항이 증대되어, 종래 기술은 티타늄 실리사이드를 사용하는 이유인 비저항을 낮추겠다는 본연의 목적을 달성하지 못하게 된다.
여기서, 도 3a은 급속 열처리 공정이 진행된 티타늄 실리사이드막(5)을 나타낸 주사 현미경 사진으로, 상기 티타늄 실리사이드막(5)내에는 군데군데 기공(7)이 발생되어 있다. 또한, 도 3b는 상기 티타늄 실리사이드막(5)과 폴리실리콘막(3)을 패터닝하여 게이트 전극을 형성한 상태의 주사 현미경 사진으로, 상기 티타늄 실리사이드막(5)내의 기공(7)이 발생되어, 게이트 전극의 유효 선폭이 감소된 것을 보여준다.
따라서, 본 발명의 목적은 티타늄 실리사이드막을 포함하는 게이트 전극의 제조시, 상기 티타늄 실리사이드막내의 기공의 발생을 없앨 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a는 종래와 같이 티타늄 실리사이드막을 결정화하였을 때 기공이 발생된 상태를 나타낸 도면.
도 2b는 종래와 같이 게이트 전극을 형성하였을 때, 기공이 발생된 상태를 나타낸 도면.
도 3a는 종래와 같이 티타늄 실리사이드막을 결정화하였을 때 기공이 발생된 상태를 보여주는 주사 현미경 사진.
도 3b는 종래 기술에 따른 게이트 전극을 나타낸 주사 현미경 사진.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
도 5는 본 발명에 따라 제조된 게이트 전극을 나타낸 주사 현미경 사진.
도 6은 본 발명에 따른 게이트 전극의 선폭에 대한 면저항을 나타낸 그래프.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 불순물이 도핑된 폴리실리콘막
14 : 비정질 상태의 티타늄 실리사이드막(TiSix)
14a : 치밀화된 티타늄 실리사이드막
15 : 결정질 상태의 티타늄 실리사이드막(TiSi2)
16 : 보호막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면,본 발명은 반도체 기판상에 게이트 산화막, 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 증착하는 단계; 티타늄 실리사이드막을 포함한 기판에 500 내지 650℃ 온도로 제 1열처리를 실시하여 상기 티타늄 실리사이드막질을 치밀화하는 단계; 치밀환된 티타늄 실리사이드막에 제 2열처리를 실시하여 안정적인 C54 결정질 상태로 상변화시키는 단계; 상변화된 티타늄 실리사이드막 상부에 보호막을 증착하는 단계; 및 보호막과 티타늄 실리사이드막, 폴리실리콘막 및 게이트 산화막을 소정 형태로 패터닝하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 티타늄 실리사이드막을 치밀화하는 단계에서, 상기 제 1열처리는 퍼니스 내에서 30분 내지 5시간동안 진행하거나, 또는 급속 열처리 장비 내에서 10초 내지 120초 동안 진행하는 것이 바람직하다.
상기 티타늄 실리사이드막을 치밀화하기 위한 제 1열처리 공정시 불활성 기체 분위기 하에서 실시하는 것이 바람직하다.
상기 티타늄 실리사이드막은 물리적 증착 방식으로 형성하는 것이 바람직하다.
상기 제 2열처리는 급속 열처리 장비에서 750 내지 900℃ 온도범위로 10초 내지 60초 동안 진행하는 것이 바람직하다.
본 발명에 의하면, 티타늄 실리사이드막을 포함하는 게이트 전극을 제조하는 데 있어서, 상기 티타늄 실리사이드막을 증착하는 단계와, 티타늄 실리사이드막을 증착하는 단계 사이에 티타늄 실리사이드막을 치밀화 하는 단계를 더 실시한다.
이에따라, 티타늄 실리사이드막을 결정화할 때, 티타늄 원자와 실리콘 원자간에 물질 이동이 발생되지 않아서, 티타늄 실리사이드막내에 기공이 발생되지 않는다.
따라서, 게이트 전극의 낮은 비저항 특성을 확보할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이고, 도 5는 본 발명에 따라 제조된 게이트 전극을 나타낸 주사 현미경 사진이며, 도 6은 본 발명에 따른 게이트 전극의 선폭에 대한 면저항을 나타낸 그래프이다.
먼저, 도 4a를 참조하여, 반도체 기판(11) 상부에 게이트 산화막(12)을 공지의 열성장 또는 증착 방식에 의하여 형성한다음, 게이트 산화막(12) 상부에 불순물이 도핑된 폴리실리콘막(13)을 소정 두께로 증착한다.
그후, 도 2b에 도시된 바와 같이, 폴리실리콘막(13) 상부에 티타늄 실리사이드 타겟을 이용한 물리적 증착 방식(physical vapor deposition)으로 티타늄 실리사이드막(14:TiSix)을 증착한다. 이때, 증착시 티타늄 실리사이드막(14)은 비정질 상태이고, 이 티타늄 실리사이드막(14)은 개방 구조를 가지므로, 밀도가 매우 낮다.
도 2c에 도시된 바와 같이, 비정질 상태의 티타늄 실리사이드막(14)이 형성된 반도체 기판(11) 결과물을 퍼니스(furnace)내에서 소정 시간동안 열처리하여,상기 티타늄 실리사이드막(14)을 치밀화(densification)한다. 이때, 상기 열처리 공정은 질소 또는 아르곤과 같은 불활성 가스 분위기에서 500 내지 650℃ 온도로 30분 내지 5시간 동안 진행된다. 여기서, 미설명 부호 14a는 치밀화된 티타늄 실리사이드막을 나타낸다. 상기 열처리 공정중 600℃ 이상에서 열처리가 진행되면, 상기 치밀화된 티타늄 실리사이드막(14a)의 일부는 C49 상태가 될 수 있다.
또한, 상기 티타늄 실리사이드막(14)을 치밀화시키기 위한 열처리 단계는, 급속 열처리 장치에 500 내지 650℃의 온도로 10 내지 120초 동안 실시할 수 있다.
그후에, 도 2d에 도시된 바와 같이, 기판(11) 결과물을 750 내지 900℃에서 10 내지 60초동안 급속 열처리 공정을 실시하여, 비정질 상태의 치밀화된 티타늄 실리사이드막(14a:TiSix)을 비저항이 낮으며 안정한 결정질 상태인 C54 상태의 티타늄 실리사이드막(15:TiSi2)으로 상변화시킨다.
이어서, 도 2e에서와 같이, 티타늄 실리사이드막(15) 상부에 자기 정렬 콘택을 위하여 보호막(16)으로 산화막 또는 질화막을 증착한다. 이어, 공지의 포토리소그라피 방식을 이용하여 보호막(16)과 티타늄 실리사이드막(15), 도핑된 폴리실리콘막(13) 및 게이트 절연막(12)을 식각하여, 게이트 전극(100)을 형성한다.
도 5는 이와같이 게이트 전극(100)을 형성하였을때의 주사 현미경 사진으로, 상기 사진에서 보면, 종래와 달리 게이트 전극(100) 즉, 티타늄 실리사이드막에서 기공이 발생되지 않는다.
도 6은 치밀화 단계를 실시하였을때와, 그렇지 않았을 때, 게이트 전극 선폭에 대한 면저항을 나타낸 그래프로, 상기 도면에서와 같이 치밀화 단계를 실시하지 않으면, 1㎛ 이하의 선폭에서 기공의 증대되어, 면저항이 증가된다. 하지만, 본 발명에서와 같이 치밀화 단계를 실시하면, 선폭이 감소되더라도, 적정한 면저항을 유지하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 티타늄 실리사이드막을 포함하는 게이트 전극을 제조하는 데 있어서, 상기 티타늄 실리사이드막을 증착하는 단계와, 티타늄 실리사이드막을 증착하는 단계 사이에 티타늄 실리사이드막을 치밀화 하는 단계를 더 실시한다.
이에따라, 티타늄 실리사이드막을 결정화할 때, 티타늄 원자와 실리콘 원자간에 물질 이동이 발생되지 않아서, 티타늄 실리사이드막내에 기공이 발생되지 않는다.
따라서, 게이트 전극의 낮은 비저항 특성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체 기판상에 게이트 산화막, 폴리실리콘막 및 티타늄 실리사이드막을 순차적으로 증착하는 단계;상기 티타늄 실리사이드막을 포함한 기판에 500 내지 650℃ 온도로 제 1열처리를 실시하여 상기 티타늄 실리사이드막질을 치밀화하는 단계;상기 치밀화된 티타늄 실리사이드막에 제 2열처리를 실시하여 안정적인 C54 결정질 상태로 상변화시키는 단계;상기 상변화된 티타늄 실리사이드막 상부에 보호막을 증착하는 단계; 및상기 보호막과 티타늄 실리사이드막, 폴리실리콘막 및 게이트 산화막을 소정 형태로 패터닝하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 티타늄 실리사이드막을 치밀화하는 단계에서, 상기 제 1열처리는 퍼니스 내에서 30분 내지 5시간 동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 티타늄 실리사이드막을 치밀화하는 단계에서, 상기 제 1열처리는 급속 열처리 장비 내에서 10초 내지 120초 동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 티타늄 실리사이드막을 치밀화하기 위한 제 1열처리 공정시 불활성 기체 분위기하에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 티타늄 실리사이드막은 물리적 증착 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 제 2열처리는 급속 열처리 장비에서 750 내지 900℃ 온도범위로 10초 내지 60초 동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0059138A KR100447992B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의게이트전극형성방법 |
| TW088121365A TW471036B (en) | 1998-12-28 | 1999-12-07 | Method of forming gate electrode of semiconductor device |
| JP11352704A JP2000196085A (ja) | 1998-12-28 | 1999-12-13 | 半導体素子のゲ―ト電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0059138A KR100447992B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의게이트전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000042846A KR20000042846A (ko) | 2000-07-15 |
| KR100447992B1 true KR100447992B1 (ko) | 2004-11-16 |
Family
ID=19566099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0059138A KR100447992B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의게이트전극형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000196085A (ko) |
| KR (1) | KR100447992B1 (ko) |
| TW (1) | TW471036B (ko) |
-
1998
- 1998-12-28 KR KR10-1998-0059138A patent/KR100447992B1/ko not_active IP Right Cessation
-
1999
- 1999-12-07 TW TW088121365A patent/TW471036B/zh not_active IP Right Cessation
- 1999-12-13 JP JP11352704A patent/JP2000196085A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000042846A (ko) | 2000-07-15 |
| TW471036B (en) | 2002-01-01 |
| JP2000196085A (ja) | 2000-07-14 |
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