KR100249013B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 실리콘층과 금속층을 순차적으로 형성하고 상기 금속층의 전면에 질소(N2)를 이온 주입하여 상기 금속층을 비정질화시키면서 상기 실리콘층과 상기 금속층의 계면에 이온주입영역을 형성하는 공정과, 상기 비정질 상태의 금속층을 급속열처리하여 재결정화시키면서 상기 이온주입영역 내의 질소(N2) 이온을 상기 금속층과 반응시켜 장벽층을 형성하는 공정과, 상기 금속층 상에 캡절연층을 형성하고 상기 캡절연층, 금속층, 장벽층 및 실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비한다. 따라서, 금속층을 재결정화 될 때 입자가 크게 결정시켜 비저항을 감소시킬 뿐만 아니라 장벽층에 의해 실리콘층과 금속층이 반응하여 실리사이드화 되는 것을 방지하므로 저저항 게이트를 형성할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 게이트를 다결정실리콘과 금속이 적층된 구조로 형성하여 저항을 감소시키는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 게이트의 선폭이 감소되어 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 소자의 동작 속도를 증가시키기 위해 게이트의 시트 저항을 감소시키는 기술이 개발되고 있다. 게이트의 시트 저항을 감소시키는 기술 중에 게이트를 다결정실리콘과 실리사이드의 2중 구조로 형성하는 기술이 있다. 다결정실리콘과 실리사이드의 2중 구조의 게이트는 실리사이드가 다결정실리콘 보다 저항이 작으므로 게이트의 저항을 감소시킬 수 있다.
그러나, 실리사이드도 저항을 감소시키는 데 한계가 있으므로 다결정실리콘층 상에 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 적층시킨 구조의 게이트가 제시되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 그리고, 반도체기판(11)의 노출된 부분에 열산화 방법에 의해 50∼100Å 정도 두께의 게이트산화막(15)을 형성한다.
상기에서, 필드산화막(13)을 반도체기판(11)에 트렌치를 형성하고 산화실리콘을 채워 형성하는 STI(Shallow Trench Isolation) 방법으로도 형성할 수 있다.
도 1b를 참조하면, 필드산화막(13) 및 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 500∼1500Å 정도 두께로 증착하여 실리콘층(17)을 증착한다. 그리고, 실리콘층(17) 상에 TiN 또는 WN 등을 50∼100Å 정도 두께로 증착하여 장벽층(19)을 형성하고, 이 장벽층(19) 상에 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 스퍼터링 등의 물리기상증착(Physical Vapor Deposion : 이하, PVD라 칭함) 방법으로 500∼1500Å 정도 두께로 증착하여 금속층(21)을 형성한다. 상기에서 장벽층(19)은 실리콘층(17)과 금속층(21)이 반응하여 계면에 실리사이드가 생성되는 것을 방지한다. 그리고, 금속층(21) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 1500∼2500Å 정도 두께로 증착하여 캡절연층(23)을 형성한다.
도 1c를 참조하면, 캡절연층(23), 금속층(21), 장벽층(19) 및 실리콘층(17)을 반도체기판(11)이 노출되도록 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 이 때, 잔류하는 실리콘층(17), 장벽층(19) 및 금속층(21)은 게이트(25)가 된다.
상기에서 장벽층(19)은 입자(grain)가 원주형(columnar)의 구조를 이루는 데, 이 장벽층(19) 상에 형성되는 금속층(21)은 입자의 크기가 작으므로 비저항이 증가된다. 즉, 금속층(21)은 실리콘기판 상에 형성되었을 입자가 크게 형성되어 비저항이 약 14μΩ·㎝ 정도인 데, 이에 반해, 장벽층(19) 상에 형성되었을 경우 비저항이 약 34μΩ·㎝ 정도가 되어 대략 2.5배 정도가 더 크다.
그러므로, 상술한 바와 같이 종래의 반도체장치의 제조방법은 실리콘층과 금속층이 반응되는 것을 방지하기 위한 장벽층으로 인해 게이트의 저항을 감소시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 저저항 게이트를 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 실리콘층과 금속층을 순차적으로 형성하고 상기 금속층의 전면에 질소(N2)를 이온 주입하여 상기 금속층을 비정질화시키면서 상기 실리콘층과 상기 금속층의 계면에 이온주입영역을 형성하는 공정과, 상기 비정질 상태의 금속층을 급속열처리하여 재결정화시키면서 상기 이온주입영역 내의 질소(N2) 이온을 상기 금속층과 반응시켜 장벽층을 형성하는 공정과, 상기 금속층 상에 캡절연층을 형성하고 상기 캡절연층, 금속층, 장벽층 및 실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
도 3은 질소(N2) 이온 주입시 깊이에 대한 농도 분포를 도시하는 그래프
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a를 참조하면, 반도체기판(31) 상의 소정 부분에 LOCOS 등의 방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 그리고, 반도체기판(31)의 노출된 부분에 열산화 방법에 의해 50∼100Å 정도 두께의 게이트산화막(35)을 형성한다.
상기에서, 필드산화막(33)을 반도체기판(31)에 트렌치를 형성하고 산화실리콘을 채워 형성하는 STI 방법으로도 형성할 수 있다.
도 2b를 참조하면, 필드산화막(33) 및 게이트산화막(35) 상에 불순물이 도핑된 다결정실리콘을 SiH4, NH3, PH3및 B2H6를 소스 가스로 하는 CVD 방법으로 700∼2000Å 정도 두께로 증착하여 실리콘층(37)을 증착한다. 그리고, 실리콘층(37) 상에 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 스퍼터링 등의 PVD 방법으로 500∼1500Å 정도의 두께로 증착하여 금속층(39)을 형성한다.
금속층(39)의 전면에 질소(N2)를 40∼80KeV 정도의 에너지와 5×1015∼5×1017/㎠ 정도의 도우즈 량으로 이온 주입하여 실리콘층(37)과 금속층(39)의 계면에 이온주입영역(41)을 형성한다. 이 때, 금속층(39)은 주입되는 질소(N2)
이온의 입자들과 충돌되어 비정질화 된다.
도 2c를 참조하면, 비정질 상태의 금속층(39)을 급속열처리하여 재결정화시킨다. 급속열처리는 Ar, H2또는 N2가스의 분위기나 고진공 상태에서 600∼1000℃의 온도로 10∼120초 동안 진행한다. 상기에서 금속층(39)이 비정질 상태에서 재결정화 될 때 입자가 크게 결정화되므로 비저항을 감소시킨다.
또한, 급속열처리시 이온주입영역(41)을 이루는 질소(N2) 이온이 금속층(39)을 이루는 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속과 반응하여 실리콘층(37)과 금속층(39)의 계면에 장벽층(43)을 형성한다. 상기에서 장벽층(43)은 실리콘층(37)과 금속층(39)이 반응하여 실리사이드화 되는 것을 방지한다.
금속층(39) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 2000∼3000Å 정도의 두께로 증착하여 캡절연층(45)을 형성한다.
도 2d를 참조하면, 캡절연층(45), 금속층(39), 장벽층(43) 및 실리콘층(37)을 반도체기판(11)이 노출되도록 이방성 식각을 포함하는 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 이 때, 잔류하는 실리콘층(37), 장벽층(41) 및 금속층(39)은 게이트(47)가 된다.
도 3은 질소(N2) 이온 주입시 실리콘층(37) 및 금속층(39) 내의 깊이에 대한 농도 분포를 도시하는 그래프이다.
상기 그래프는 질소(N2)를 각각 40KeV, 60KeV 및 80KeV의 에너지로 이온 주입하였을 때 깊이에 대한 농도 분포를 나타낸다. 상기에서 질소(N2)의 농도는 40KeV의 에너지로 이온 주입하였을 때 금속층(39)의 400Å 정도의 깊이에서 최대가 되고, 60KeV의 에너지로 이온 주입하였을 때 금속층(39)의 500Å 정도의 깊이에서 최대가 되며, 또한, 80KeV의 에너지로 이온 주입하였을 때 금속층(39)의 750Å 정도의 깊이에서 최대가 된다. 그러므로, 질소(N2)를 40∼80KeV 정도의 에너지로 이온 주입할 수 있다.
상술한 바와 같이 본 발명은 실리콘층 상에 금속층을 형성하고 질소(N2)를 이온 주입하여 금속층을 비정질화 시키면서 실리콘층과 금속층의 계면에 이온주입영역을 형성한 후 급속열처리하여 금속층을 비정질 상태에서 큰 입자를 갖도록 재결정화시키고 질소(N2) 이온과 금속층을 반응시켜 실리콘층과 금속층의 계면에 장벽층을 형성한다.
따라서, 본 발명은 금속층을 재결정화 될 때 입자가 크게 결정시켜 비저항을 감소시킬 뿐만 아니라 장벽층에 의해 실리콘층과 금속층이 반응하여 실리사이드화 되는 것을 방지하므로 저저항 게이트를 형성할 수 있는 잇점이 있다.
Claims (5)
- 반도체기판 상에 게이트산화막을 형성하는 공정과,상기 게이트산화막 상에 실리콘층과 금속층을 순차적으로 형성하고 상기 금속층의 전면에 질소(N2)를 이온 주입하여 상기 금속층을 비정질화시키면서 상기 실리콘층과 상기 금속층의 계면에 이온주입영역을 형성하는 공정과,상기 비정질 상태의 금속층을 급속열처리하여 재결정화시키면서 상기 이온주입영역 내의 질소(N2) 이온을 상기 금속층과 반응시켜 장벽층을 형성하는 공정과,상기 금속층 상에 캡절연층을 형성하고 상기 캡절연층, 금속층, 장벽층 및 실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 실리콘층을 SiH4, NH3, PH3및 B2H6를 소스 가스로하여 화학기상증착(Chemical Vapor Deposition) 방법으로 증착하는 다결정실리콘으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 금속층을 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속을 물리기상증착(Physical Vapor Deposion) 방법으로 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 질소(N2)를 40∼80KeV의 에너지와 5×1015∼5×1017/㎠의 도우즈 량으로 이온 주입하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 급속열처리는 Ar, H2또는 N2가스의 분위기나 고진공 상태에서 600∼1000℃의 온도로 10∼120초 동안 진행하는 반도체장치의 제조방법.
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