KR100640572B1 - 트랜지스터 형성 방법 - Google Patents
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Abstract
트랜지스터 형성 방법이 개시되어 있다. 본 발명은 게이트 절연막 상에 질소 도핑된 제1 물질층과 트랜지스터가 형성되는 영역에 따라 선택된 도전성 불순물이 이온 주입된 제2 물질층을 순차적으로 형성한 다음 실시하는 열처리와 소오스 및 드레인 이온주입시에 제2 물질층에 도전성 불순물을 추가로 이온 주입한 후 실시하는 열처리로써 상기 제2 물질층에 이온 주입된 도전성 불순물을 상기 제1 물질층으로 확산시킨다. 이때, 상기 제1 물질층에 주입된 질소에 의해 도전성 불순물이 게이트 절연막을 투과하여 기판의 활성영역까지 확산되는 것이 방지된다. 이에 따라, 게이트 전극에서 공핍층(depletion layer)의 두께를 최소화하면서, 즉 게이트 절연막의 두께 증가 효과를 최소화하면서도 게이트 전극에 이온 주입된 도전성 불순물이 게이트 절연막을 투과하여 기판의 활성영역까지 확산되는 것은 방지하여 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
Description
도 1 내지 도 5는 종래 기술에 의한 트랜지스터 형성 방법을 단계별로 나타낸 단면도들이다.
도 6 내지 도 11은 본 발명에 의한 트랜지스터 형성 방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호설명>
40:기판. 42:절연막.
44, 48:제1 및 제2 물질층. 44a, 48a:제1 및 제2 이온 주입 물질층.
46, 50, 52 및 58:이온주입.
54, 60:제1 및 제2 접합 영역. 56:게이트 스페이서.
62:LDD형 접합영역.
64:게이트 전극.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 트랜지스터 형성 방법에 관한 것이다.
엔 채널 금속 산화물 반도체(N-channel Metal Oxide Semiconductor, 이하 'N-MOS') 트랜지스터와 피 채널 금속 산화물 반도체(P-channel Metal Oxide Semiconductor, 이하 'P-MOS') 트랜지스터로 구성되는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor) 장치에서 각 트랜지스터의 게이트는 도핑 방법에 따라 싱글(single) 게이트 또는 듀얼(dual) 게이트 나뉘어 진다.
싱글 게이트는 단일 도전성 불순물로 도핑된 폴리 실리콘을 패터닝하여 형성된다. 따라서, 게이트 도핑이 소오스 및 드레인 영역 형성 전에 이루어진다. 반면, 듀얼 게이트의 경우, 게이트 도핑이 소오스 및 드레인 영역에 도전성 불순물을 주입하는 과정에서 함께 이루어진다.
도 1을 참조하면, 종래의 듀얼 게이트를 구비하는 반도체 장치의 트랜지스터 형성 방법은 반도체 기판(10) 상에 게이트 절연막(12) 및 도전성 불순물이 도핑되지 않은 폴리 실리콘층(14)이 순차적으로 형성된다. 이어, 도 2에 도시된 바와 같이, 폴리 실리콘층(14) 및 게이트 절연막(12)이 패터닝되고, 그 결과 게이트 절연막 패턴(12a) 폴리 실리콘층 패턴(14a)으로 구성되는 게이트 패턴이 형성된다. 이 결과물 전면에 도전성 불순물이 이온주입(16)되어 게이트 패턴 양측에 제1 접합 영역(18)이 형성된다.
도 3 및 도 4를 참조하면, 게이트 패턴의 측면에 게이트 스페이서(20)가 형성된 다음, 게이트 패턴 양측에 제1 접합 영역(18)보다 깊은 제2 접합 영역(22)을 형성하기 위한 도전성 불순물이 이온주입(24)된다. 이때, 제1 접합 영역(18) 중에서 게이트 스페이서(20) 아래 영역은 게이트 스페이서(20)에 의해 이온주입(24)이 차단되므로, 결국 게이트 패턴의 양측에 제1 및 제2 접합 영역(18, 22)으로 이루어지는 LDD형 소오스 및 드레인 영역(28, 29)이 형성된다. 또한, 게이트 패턴에도 제2 접합 영역(22) 형성을 위한 도전성 불순물이 이온주입되어 그 상층부에 하층부와 다른 성질의 물질층(26, 이하 '이온주입층')이 형성된다. 이렇게 해서, 게이트 절연막 패턴(12a), 폴리 실리콘층 패턴(14a) 및 이온주입층(26)으로 구성되는 게이트 패턴이 형성된다.
제2 접합 영역(22) 형성을 위하여, 이온이 주입된 후, 주입된 도전성 불순물의 활성화를 위해 그 결과물은 고온으로 열처리된다. 이 결과, 도 5에 도시된 바와 같이, 이온 주입층(26)에 주입된 도전성 불순물이 아래의 폴리 실리콘층 패턴(14a) 전체로 확산된다. 이 결과, 게이트 절연막 패턴(12a)과 폴리 실리콘층 패턴(14a)에 도전성 불순물이 이온 주입된 게이트 전극(30)으로 구성되는 게이트 패턴(32)이 형성된다.
상술한 종래의 트랜지스터 형성 방법은 게이트 전극(30)이 형성되는 과정에서 열처리 정도에 따라 게이트 절연막 패턴(12a)이 열화되던가, 게이트 절연막의 두께가 증가된다.
예컨대, 열처리가 고온에서 이루어지는 경우, 이온 주입층(26)에 주입된 도전성 불순물이 게이트 절연막 패턴(12a)을 투과하여 그 아래의 활성영역까지 확산된다. 이 과정에서 게이트 절연막 패턴(12a)에도 도전성 불순물이 남아 있을 수 있으므로, 게이트 절연막 패턴(12a)의 특성, 곧 절연 특성이 변화하여 게이트 절연막 패턴(12a)에 대한 신뢰성이 낮아진다. 이와 함께, 활성영역까지 확산된 도전성 불 순물이 그곳에 기 주입된 문턱전압 조절을 위한 도전성 불순물과 합쳐짐으로써, 문턱 전압 조절용 도전성 불순물의 농도가 달라지게 된다. 이 결과, 문턱 전압이 불균일해진다. 또한, 열처리에 의한 도전성 불순물의 확산 정도를 예측하기 어려우므로, 문턱 전압 조절을 위한 이온 주입 공정에서 조건 설정이 어려워 질 수 있다.
또한, LDD(Lightly Doped Drain)영역, 곧 제1 접합 영역(18)에 주입된 도전성 불순물이 과도하게 확산되어, 예측 범위를 벗어나게 된다. 이러한 결과는 제1 접합 영역(18) 형성을 위한 이온주입 에너지나 도전성 불순물의 이온 주입량 및 게이트 스페이서(20)의 두께 설정을 어렵게 한다.
한편, 열처리 온도를 낮추는 경우, 이온 주입층(26)에 주입된 도전성 불순물이 폴리 실리콘층 패턴(14a)의 전역으로 확산되지 못하여, 게이트 절연막의 유효 두께를 증가시킨다. 또한, 게이트와 소오스 및 드레인간의 접합 불량에 따른 트랜지스터의 특성이 저하된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 게이트 절연막 상에 형성된 게이트 도전층 전역에 도핑된 도전성 불순물이 고루 확산되게 하면서도 도전성 불순물이 게이트 절연막을 통과하여 기판에 도달되는 것은 방지할 수 있는 트랜지스터 형성 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연막 상에 질소 도핑된 물질층과 도전성 불순물이 도핑된 물질층을 순차적으로 형성한 다음, 패터닝하여 게이트 패턴을 형성하고, 그 결과물 전면에 이온 주입을 실시하여 소오스 및 드레인 영역을 형성한 후, 그 결과물을 열처리 하여 상기 도전성 불순물을 상기 질소 도핑된 물질층으로 확산시켜 게이트 전극의 전 영역을 상기 도전성 불순물로 도핑시키는 것을 특징으로 하는 트랜지스터 형성 방법을 제공한다.
이 과정에서, 상기 질소 도핑된 물질층은 상기 게이트 절연막 상에 물질층을 형성한 다음, 그 결과물을 질소 분위기에서 어닐하는 방법이나 질소를 포함하는 플라즈라로 처리하는 방법으로 상기 물질층에 질소를 도핑하여 형성한다. 이때, 상기 물질층은 폴리 실리콘층이며, 질소 도핑에 사용되는 질소 함유 소오스 가스로 암모니아(NH3) 가스를 사용한다. 질소 도핑은 상기 물질층을 10∼1,000Å정도의 두께로 형성하는 경우, 5∼900Å정도의 두께로 실시하는 것이 바람직하다.
상기 질소 도핑후, 그 결과물은 노(furnace)를 이용하거나 급속 열처리(Rapid Thermal Processing, 이하 'RTP'라 함)방식을 이용하여 열처리한다.
상기 도전성 불순물이 도핑된 물질층은 상기 질소 도핑 물질층 상에 도핑되지 않은 물질층을 형성한 다음, 그 전면에 도전성 불순물을 이온주입하는 방법으로 형성한다. 이때, 상기 물질층은 폴리 실리콘층으로 형성하며, 상기 도전성 불순물은 형성하고자 하는 게이트가 P-MOS 트랜지스터에 속하느냐, N-MOS 트랜지스터에 속하느냐에 달라진다. 예컨대, P-MOS 트랜지스터에 속하는 경우, 상기 도전성 불순물로 P형, 즉 3가의 불순물을, N-MOS 트랜지스터에 속하는 경우는 N형, 즉 5가의 불순물을 사용하는 것이 바람직하다.
상기 도전성 불순물이 주입되는 물질층은 10∼2,000Å 정도의 두께로 형성하고, 도전성 불순물이 주입된 후, RTP방식으로 900℃∼1,200℃ 정도로 1∼30초 동안 열처리하는 것이 바람직하다. 이와 같은 열처리 조건은 소오스 드레인 영역 형성 후에 실시하는 열처리에도 동일하게 적용한다.
이와 같이, 본 발명은 게이트 전극을 형성하는 과정에서 질소 도핑된 물질층을 게이트 절연막 바로 위에 형성한다. 이렇게 함으로써, 후속 열처리 공정에서 게이트 상층부에 도핑된 도전성 불순물이 하층부까지 확산되더라도 게이트 절연막을 통과하여 기판까지 확산되는 것을 방지할 수 있고, 아울러 게이트 절연막의 두께 증가 효과도 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 트랜지스터 형성 방법을 상세하게 설명한다. 하기에서, 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 또한, 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
도 6을 참조하면, 기판(40) 상에 절연막(42) 및 제1 물질층(44)을 순차적으로 형성한다. 상기 제1 물질층(44)은 폴리 실리콘층으로 형성한다. 이때, 상기 제1 물질층(44)은 10∼1,000Å정도의 두께로 형성하는 것이 바람직하다. 이어서, 상기 제1 물질층(44)에 질소(N)를 이온주입하여 도핑한다(46). 이때, 상기 제1 물질층(44)은 5∼900Å정도의 두께로 도핑하는 것이 바람직하다. 따라서, 이온 주입은 상기 제1 물질층(44)내에서 질소 이온 농도가 1.0×1018∼1.0×1022(ions/㎤)정도가 되도록 실시하는 것이 바람직하다. 상기 제1 물질층(44)에 질소를 주입하는 방법으로 암모니아(NH3) 가스 분위기하에서 제1 물질층(44)을 어닐링하는 방법이나 제1 물질층(44)을 암모니아 플라즈마 분위기하에 두는 방법을 사용할 수도 있다. 상기 제1 물질층(44)에 질소를 이온주입한 후, 그 결과물을 노(furnace)를 이용하거나 RTP방식을 이용하여 열처리한다.
도 7을 참조하면, 질소 이온이 주입된 제1 물질층(44a, 이하 '제1 이온주입 물질층'이라 함) 상에 제2 물질층(48)을 형성한다. 이렇게 되어, 상기 기판(40) 상에 상기 절연막(42), 상기 제1 이온 주입 물질층(44a) 및 상기 제2 물질층(48)으로 이루어지는 게이트 적층물이 형성된다. 상기 제2 물질층(48)은 폴리 실리콘층으로 형성하는 것이 바람직하다. 이때, 상기 제2 물질층(48)은 10∼2,000Å정도의 두께로 형성하는 것이 바람직하다. 이어서, 상기 제2 물질층(48)에 도전성 불순물을 이온주입 한다(50). 이때, 상기 도전성 불순물은 1.0×1019∼1.0×1022(ions/㎤)정도로 이온 주입하는 것이 바람직하다.
이후, 상기 제2 물질층(48)을 RTP방식을 이용하여 900∼1,200℃에서 1∼30초 동안 열처리 한다.
이 결과, 도 8에 도시한 바와 같이, 상기 제1 이온 주입 물질층(44a)까지 상기 도전성 불순물이 확산되어 상기 제1 이온 주입 물질층(44a)의 일부가 도전성 불순물이 주입된 물질층 영역(48a, 이하, '제2 이온 주입 물질층'이라 함)으로 된다. 이렇게 해서, 상기 제1 이온 주입 물질층(44a)의 두께는 상기 제1 물질층(44)보다 얇아지는 반면, 상기 제2 이온 주입 물질층(48a)의 두께는 상기 제2 물질층(48)보 다 두꺼워진다. 이어서, 상기 2 이온 주입 물질층(48a)과 상기 제1 이온 주입 물질층(44a)을 순차적으로 패터닝하면, 도 9에 도시한 바와 같이, 게이트 절연막(42a), 제1 이온 주입 물질층(44a) 및 제2 이온 주입 물질층(48a)으로 이루어지는 게이트 패턴이 상기 기판(40) 상에 형성된다.
도 9를 참조하면, 상기 게이트 패턴이 형성된 결과물 전면에 도전성 불순물이 이온 주입된다(52). 이 결과, 상기 게이트 패턴의 양측에 제1 접합 영역(54)이 형성된다. 이때, 상기 도전성 불순물은 형성하고자 하는 트랜지스터의 종류에 따라 달라질 수 있다. 예컨대, 형성하고자 하는 트랜지스터가 P-MOS형인 경우, 상기 도전성 불순물로 P형, 곧 3가의 도전성 불순물을 사용하는 것이 바람직하며, 트랜지스터가 N-MOS형인 경우, N형, 곧 5가의 도전성 불순물을 사용하는 것이 바람직하다.
도 10을 참조하면, 상기 게이트 패턴의 측면에 게이트 스페이서(56)를 형성한다. 게이트 스페이서(56)가 형성된 결과물 전면에 도전성 불순물을 이온 주입(58)하여 상기 제1 접합 영역(54) 내에 이 보다 깊은 제2 접합 영역(60)을 형성한다. 상기 제2 접합 영역(60)을 형성하는데 사용한 도전성 불순물도 상기 제1 접합 영역(54)을 형성하는데 사용한 것과 동일한 성질의 것을 사용하는 것이 바람직하다. 상기 제2 접합 영역(60)을 형성하는데 있어서, 상기 게이트 스페이서(56)는 마스크 역할을 한다. 따라서, 상기 제1 접합 영역(54) 중에서 상기 게이트 스페이서(56) 아래에 형성된 영역에는 상기 제2 접합 영역(60)을 형성하는데 사용한 도전성 불순물이 주입되지 않는다. 이 결과, 상기 게이트 패턴의 양측에는 상기 제1 접합 영역(54)의 일부와 상기 제2 접합 영역(60)으로 이루어지는 LDD형 접합 영역(62)이 형성된다. 상기 LDD형 접합 영역(62)중 하나는 소오스 영역이고, 다른 하나는 드레인 영역이다.
계속해서, 상기 LDD형 접합 영역(62)이 형성된 결과물을 900℃∼1,200℃에서 1∼30초 동안 열처리한다. 이 과정에서 상기 제2 접합 영역(60)을 형성 동안에 상기 제2 이온 주입 물질층(48a)에 주입된 도전성 불순물이 상기 제1 이온 주입 물질층(44a)으로 확장된다. 그러나, 상기 제1 이온 주입 물질층(44a)에 주입된 질소에 의해 상기 도전성 불순물이 상기 게이트 절연막(42a)을 투과하여 기판까지 확산되는 것은 방지된다. 이러한 결과에 의해, 상기 제1 이온 주입 물질층(44a)은 더욱 얇아지는 반면, 상기 제2 이온 주입 물질층(48a)은 더욱 두꺼워진다. 바람직하게는 상기 도전성 불순물을 상기 게이트 절연막(42a)을 넘지 않는 범위내에서 상기 제1 이온 주입 물질층(44a)의 전역으로 확산시키는 것이 바람직하다. 이렇게 함으로써, 상기 제1 이온 주입 물질층(44a)은 모두 상기 제2 이온 주입 물질층(48a)에 포함된다.
이 결과, 도 11에 도시한 바와 같이, 상기 게이트 절연막(42a) 상에 게이트 전극(64)이 형성된다. 상기 게이트 전극(64)은 바로 상기 제2 이온 주입 물질층(48a)이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제1 이 온 주입 물질층(44a)을 모두 상기 제2 이온 주입 물질층(48a)이 되게 하지 않고, 그 일부를 남아있게 할 수 있다. 곧, 게이트 패턴을 게이트 절연막(42a), 제2 이온 주입 물질층(48a) 및 이에 비해 두께가 훨씬 얇은 제1 이온 주입 물질층(44a)으로 구성할 수 있다. 또한, 상기 제1 물질층(44) 또는 제2 물질층(48)은 폴리 실리콘층외의 다른 물질층으로 형성할 수도 있다. 또, 상기 제2 물질층(48)에 도전성 불순물을 이온 주입한 후 실시하는 열처리는 RTP방식외에 다른 열처리 방식으로 실시할 수도 있다.
상술한 바와 같이, 본 발명은 게이트 절연막 상에 질소 도핑된 제1 물질층과 트랜지스터가 형성되는 영역에 따라 선택된 도전성 불순물이 이온 주입된 제2 물질층을 순차적으로 형성한 다음 실시하는 열처리와 소오스 및 드레인 이온주입시에 제2 물질층에 도전성 불순물을 추가로 이온 주입한 후 실시하는 열처리로, 상기 제2 물질층에 이온 주입된 도전성 불순물을 상기 제1 물질층으로 확산시킨다. 이때, 상기 제1 물질층에 주입된 질소에 의해 도전성 불순물이 게이트 절연막을 투과하여 기판의 활성영역까지 확산되는 것이 방지된다. 이렇게 해서, 게이트 전극에서 공핍층(depletion layer)의 두께를 최소화하면서, 즉 게이트 절연막의 두께 증가 효과를 최소화하면서도 게이트 전극에 이온 주입된 도전성 불순물이 게이트 절연막을 투과하여 기판의 활성영역까지 확산되는 것은 방지하여 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
Claims (3)
- 기판 상에 순차적으로 형성된 질소 도핑된 제1 물질층과 도전성 불순물이 도핑된 제2 물질층을 포함하는 게이트 적층물을 형성하는 단계;상기 게이트 적층물 내에서 상기 제2 물질층의 두께를 1차 증가시키는 단계;상기 제2 물질층의 두께가 증가된 결과물을 패터닝하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 접하는 기판의 활성영역에 제1 접합 영역을 형성하는 단계;상기 게이트 패턴의 측면에 게이트 스페이서를 형성하는 단계;상기 게이트 패턴에 도전성 불순물을 이온 주입하면서 상기 제1 접합 영역에 이 보다 깊은 제2 접합 영역을 형성하는 단계; 및상기 게이트 적층물내에서 상기 제2 물질층의 두께를 더욱 증가시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 게이트 적층물을 900℃∼1,200℃정도에서 1∼30초 동안 열처리하는 방법으로 상기 제2 물질층의 두께를 1차 증가시키는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 제2 접합 영역이 형성된 결과물을 900℃∼1,200℃정도에서 1∼30초 동안 열처리하는 방법으로 상기 제2 물질층의 두께를 2차 증가시키 는 것을 특징으로 하는 트랜지스터 형성방법.
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| KR19990047248A (ko) * | 1997-12-03 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
| KR20000042407A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 반도체 소자의 폴리사이드 게이트 전극 형성방법 |
| KR20020002899A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 게이트전극 형성방법 |
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