KR100224650B1 - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 듀얼게이트를 갖는 MOS디바이스의 P형 폴리게이트에서의 붕소이온의 침투를 억제하는 반도체장치의 제조방법에 관한 것으로, P형 게이트를 갖는 반도체장치의 제조방법에 있어서, 상기 P형 게이트는 반도체기판상에 옥시나이트라이드층을 형성하고 그 위에 비정질 실리콘층과 폴리실리콘층을 연속으로 형성한 후 상기 옥시나이트라이드층과 비정질실리콘층 및 폴리실리콘층을 게이트패턴으로 패터닝한 다음 붕소 또는 붕소화합물을 주입하여 형성하는 것을 특징으로 하며 반도체 디바이스의 안정화를 도모한다.

Description

반도체 장치의 제조방법

제1도 및 제2도는 종래방법에 의한 P형 게이트에서의 붕소이온의 투과억제를 위한 게이트구조를 도시한 단면도.

제3도는 본 발명에 의한 P형 게이트형성방법을 도시한 공정순서도.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 듀얼게이트(Dual gate)를 갖는 MOS디바이스의 P형 폴리게이트에서의 붕소의 침투를 억제하는 반도체장치의 제조방법에 관한 것이다.

MOS디바이스의 고집적화 및 고속화에 따라 게이트산화막의 두께가 더욱 감소하고, 게이트전극도 폴리실리콘에 불순물을 도핑(Doping)하거나 이온주입하여 형성하던 종래의 방법은 디바이스특성요구에 부합할 수 없게 되어 NMOS에서는 기존의 N 형 게이트전극을, PMOS에서는 붕소(B)의 이온주입에 의한 P형 게이트전극을 사용하는 듀얼게이트(Dual gate)가 등장하였다. 그러나 붕소 또는 BF₂의 주입에 의한 P형 게이트는 붕소의 확산성이 커서 얇은 게이트산화막을 투과하여 MOS디바이스의 채널농도를 변화시켜 문턱전압의 변화를 초래하였다.

이와 같은 P형 게이트에서의 붕소이온의 투과를 억제하기 위해 종래 여러가지 방법이 제안되었다.

한가지 방법으로서 제1도에 도시한 바와 같이 게이트절연막으로서 RTP(Rapid thermal process)장치 또는 로(Furnace)에서의 N₂O에 의한 산화 혹은 O₂+NH₃에 의한 산화에 의해 옥시나이트라이드(Oxynitride)(3)를 사용하여 붕소의 투과를 방지하는 방법이 있다(도면에서 참조부호(1)은 실리콘기판, (2)는 소오스/드레인, (4)는폴리게이트를 나타낸다). 그러나 이 방법은 순수한 산화막을 제이트절연막으로 사용했을때보다는 붕소이온의 투과가 적지만 역시 붕소이온이 투과되는 문제가 잔존한다.

다른 방법으로서 제2도에 도시한 바와 같이 게이트전극물질인 폴리실리콘(4)에 실리콘을 이온주입하여 폴리실리콘내의 일부분을 비정질(Amorphous)화시켜 붕소이온이 비정질층(4A)내 및 부근에 트랩(Trap)되도록 해서 붕소이온의 투과를 억제하는 방법이 있다. 그러나 이 경우에는 폴리실리콘의 두께가 4000Å이상일때는 실리콘 이온주입에 의한 비정질층 형성에 큰 문제가 없으나 현재의 MOS디바이스의 경우와 같이 폴리실리콘의 두께가 2000Å이하일때는 이온주입효과가 게이트산화막(5)에까지 미쳐서 게이트산화막의 특성을 현저하게 저하시키는 문제가 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 비정질실리콘과 옥시나이트라이드에 의해 붕소이온의 투과를 이중으로 억제하는 반도체장치의 제조방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위해 본 발명의 P형 게이트를 갖는 반도체장치의 제조방법에 있어서, 상기 P형 게이트는 반도체기판상에 옥시나이트라이드층을 형성하고 그 위에 비정질실리콘층과 폴리실리콘층을 연속으로 형성한 후 상기 옥시나이트라이드층과 비정질실리콘층 및 폴리실리콘층을 게이트패턴으로 패터닝한 다음 붕소 또는 붕소화합물을 주입하여 형성하는 것을 특징으로 한다.

본 발명의 하나의 실시예에 의하면, 상기 옥시나이트라이드층은 RTP장비를 이용하여 형성하는데 O₂에 의해 산화막을 형성하고 다시 N₂O에 의해 산화시키거나 N₂O만으로 산화시켜 2%∼8%의 질소가 함유된 옥시나이트라이드를 형성한다. 그 두께는 60Å∼100Å이 바람직하다.

상기 비정질실리콘층과 폴리실리콘층을 연속으로 형성하는 공정은 LPCVD(Low pressure chemical vapor deposition)공정에 의해 인사이튜(In-situ)로 행하는데 먼저 540℃∼560℃에서 비정질실리콘을 300Å∼400Å두께로 형성한 후 이어서 630Å∼640Å로 온도를 상승시켜 1600Å∼1800Å두께의 폴리실리콘층을 형성한다.

상기와 같이 형성된 본 발며에 의한 게이트구조에 있어서, 붕소이온 주입후의 열처리과정에서 급속히 확산되는 붕소이온은 상기 비정질실리콘층/폴리실리콘층의 계면에 도달하여 결정결합이 안된 상태인 트랩센터(Trap center)가 많은 이 계면에서 일부 트랩되어 그 농도가 다소 감소한다. 이어서 계속 확산된 붕소이온은 상기 옥시나이트라이드층에 의해 다시 차단되어 결과적으로 채널에 도달하는 붕소이온의 양은 극히 적어지게 됨에 따라 문턱전압등에 영향을 거의 미치지 않게 되어 디바이스가 안정화된다.

이하, 도면을 참조하여 본 발명을 더욱 상세히 설명한다.

제3a도 내지 제3c도에 본 발명의 일 실시예를 도시하였다.

제3a도를 참조하면, 반도체기판(10)상에 일반적인 LOCOS(Local oxideation)공정에 의해 필드산화막(12)을 형성하여 액티브영역과 필드영역을 형성한 후, RTP장비를 이용하여 1100℃에서 10초간 O₂에 의해 약40Å두께의 산화막을 형성하고나서 다시 1200℃에서 30초간 N₂O에 의해 약 40Å두께의 산화막을 형성하여 약2∼8%의 질소가 함유된 옥시나이트라이드층(14)을 약80Å두께로 형성한다.

제3b도를 참조하면, 상기 결과물상에 LPCVD(Low pressure chemical vapor deposition)공정을 이용하여 540℃에서 비정질실리콘층(16)을 300Å정도 증착한 후 인사이튜(In-situ)공정으로 625℃로 온도를 상승시켜 1700Å정도의 폴리실리콘층(18)을 증착한다.

제3c도를 참조하면, 게이트전극패턴으로 패터닝하여 옥시나이트라이드로 된 게이트절연막(14A)과 비정질실리콘층(16A) 및 폴리실리콘층(18A)으로 된 게이트전극구조를 형성한다. 여기에 전극으로서의 특성을 갖도록 저항을 낮추기 위해 BF₂를 도우즈량 3×10¹⁵/㎠, 에너지 30KeV로 주입하고 RTP장비에 의해 N₂분위기에서 1100℃로 60초간 열처리 한다. 이때, 소오스/드레인 영역(20)이 동시에 형성된다.

이와 같이 형성된 본 발명에 의한 옥시나이트라이드/비정질실리콘/폴리실리콘으로 된 게이트구조와 종래 방법에 의한 산화막/폴리실리콘 및 옥시나이트라이드/폴리실리콘으로 된 게이트구조에서의 붕소이온의 투과정도를 비교하여 아래의 표에 나타내었는 바, 게이트절연막 계면으로부터 붕소의 농도가 10¹⁸atom/㎤ 되는 투과깊이가 본 발명에 의한 게이트구조에서 0.2㎛로 가장 짧았다.

이상 상술한 바와 같이 본 발명에 의하면, MOS디바이스의 P형 게이트전극 형성시 게이트를 옥시나이트라이드/비정질실리콘/폴리실리콘으로 형성함으로써 붕소의 주입시에 발생되는 붕소의 투과현상을 비정질실리콘과 옥시나이트라이드에 의해 이중으로 방지함에 따라 디바이스특성의 안정화를 도모할 수 있게 된다.

Claims (3)

1. P형 게이트를 갖는 반도체장치의 제조방법에 있어서, 상기 P형 게이트는 반도체기판상에 옥시나이트라이드층을 형성하고 그 위에 비정질실리콘층과 폴리실리콘층을 연속으로 형성한 후 상기 옥시나이트라이드층과 비정질실리콘층 및 폴리실리콘층을 게이트패턴으로 패터닝한 다음 붕소 또는 붕소화합물을 주입하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 옥시나이트라이드층은 RTP장비내에서 O₂+N₂O 또는 N₂O에 의한 산화에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 비정질실리콘층과 폴리실리콘층을 연속적으로 형성하는 공정은 인사이튜로 행하는 것을 특징으로 하는 반도체장치의 제조방법.