KR100380278B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 게이트절연막 구조 및 그 형성방법에 관한 것으로서, 특히, p형 불순물로 도핑된 폴리실리콘으로 이루어진 게이트전극을 사용하는 PMOS 소자의 게이트절연막으로 SiO2를 사용할 경우 SiO2막과 폴리실리콘의 제 1 경계면 및 SiO2막과 실리콘 기판의 제 2 경계면에 제 1, 제 2 옥시나이트라이드(oxynitride)막을 각각 형성하여 게이트에 도핑된 p형 불순물의 SiO2막을 통한 기판 채널영역으로의 침투를 방지하여 문턱전압등의 소자특성을 개선하고 재산화를 통하여 트랩의 상호작용에 의한 트랜스콘덕턴스(transconductance)의 저하를 방지하도록 한 반도체장치의 PMOS소자 게이트절연막 및 그 형성방법에 관한 것이다. 본 발명의 반도체장치의 게이트절연막 구조는 반도체장치의 PMOS 트랜지스터에 있어서, n형 반도체 기판 상에 형성된 제 1 옥시나이트라이드막과, 상기 제 1 옥시나이트라이드막 상에 형성된 실리콘산화막과, 상기 실리콘산화막 상에 형성된 제 2 옥시나이트라이드막과, 상기 제 2 옥시나이트라이드막 상에 형성된 붕소이온으로 도핑된 폴리실리콘층과, 상기 폴리실리콘층상에 형성된 실리콘질화막을 포함하여 이루어진다. 본 발명의 반도체장치의 게이트절연막 형성방법은 n형 반도체 기판상에 산화막을 형성하는 제 1 단계와, 상기 산화막과 상기 기판 사이에 제 1 배리어막을 형성하는 제 2 단계와, 상기 제 1 배리어막을 산화시키는 제 3 단계와, 상기 산화막상에 도핑되지 않은 폴리실리콘층을 형성하는 제 4 단계와, 상기폴리실리콘층상에 질화막을 형성하는 제 5 단계와, 상기 폴리실리콘층을 붕소이온으로 도핑시키는 제 6 단계와, 상기 붕소이온을 활성화시키는 동시에 상기 폴리실리콘층과 상기 산화막의 경계면에 제 2 배리어막을 형성하는 제 7 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, p형 불순물로 도핑된 폴리실리콘으로 이루어진 게이트전극을 사용하는 PMOS 소자의 게이트절연막으로 SiO2를 사용할 경우 SiO2막과 폴리실리콘의 제 1 경계면 및 SiO2막과 실리콘 기판의 제 2 경계면에 제 1, 제 2 옥시나이트라이드(oxynitride)막을 각각 형성하여 게이트에 도핑된 p형 불순물의 SiO2막을 통한 기판 채널영역으로의 침투를 방지하여 문턱전압 등의 소자특성을 개선하고 재산화(re-oxidation)를 통하여 트랩의 상호작용에 의한 트랜스콘덕턴스(transconductance)의 저하를 방지하도록 한 반도체장치의 PMOS소자 및 그 제조방법에 관한 것이다.
반도체 집적회로에 있어서, CMOS 트랜지스터가 고집적화되면서 NMOS 및 PMOS 트랜지스터 각각의 크기가 작아짐에 따라 단채널 효과(short channel effect) 및 핫 캐리어(hot carrier)에 의해 소자의 특성이 저하된다. 따라서, NMOS 및 PMOS 트랜지스터 각각을 LDD(Lightly Doped Drain) 구조로 형성하여 소자의 특성이 저하되는 것을 방지하였다.
또한, CMOS 트랜지스터는 PMOS 트랜지스터의 게이트에 NMOS 트랜지스터의 게이트와 동일하게 n형의 불순물이 고농도로 도핑된 경우, PMOS 트랜지스터는 채널(channel)이 기판의 표면에 형성되지 않고 벌크(bulk) 내에 형성되어 펀치드루우(punch through)에 의해 항복전압(breakdown voltage)이 저하된다.
따라서, PMOS 트랜지스터는 p형의 불순물이 고농도로 도핑된 게이트를 갖고 NMOS 트랜지스터는 n형의 불순물이 고농도로 도핑된 게이트를 갖는 듀얼 게이트(dual gate) CMOS 트랜지스터가 개발되었다. 듀얼 게이트 CMOS 트랜지스터에서 PMOS 트랜지스터는 채널이 기판의 표면에 형성되므로 펀치드루우(punch-through)에 의해 항복전압이 저하되는 것이 방지된다.
이와 같이 붕소(boron)로 도핑된 폴리실리콘으로 이루어진 게이트전극을 갖는 PMOS 트랜지스터에서, 실리콘산화막(SiO2)으로 이루어진 게이트산화막을 적용하면, 게이트산화막의 두께가 얇아짐에 따라 게이트전극의 도판트인 붕소가 게이트산화막을통하여 실리콘기판의 채널영역으로 확산된다. 따라서, 완성된 PMOS 트랜지스터의 문턱전압(threshold voltage)을 변화시키게 된다.
따라서, 종래 기술에서는 붕소침투(boron penetration)에 의한 문턱전압의 변화(variation)을 방지하게 위하여 NO(nitric oxide)의 어닐링(annealing)을 이용하여 게이트산화막과 실리콘 기판의 계면에 축적된 질소(piled-up nitrogen)로 이루어진 옥시나이트라이드(oxynitride)막을 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 옥시나이트라이드와 산화실리콘으로 이루어진 게이트절연막 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation)방법에 의하여 형성된 필드산화막 등으로 이루어진 소자격리막(도시안함)에 의하여 소자격리영역과 소자활성영역이 정의된 반도체 기판인 실리콘 기판(10) 상에 열산화방법 등으로 게이트절연막용 실리콘산화막(11)을 형성한다. 이때, 도면에 도시된 영역은 소자활성영역으로 n형으로 도핑된 실리콘기판부위로서 n형 웰일 수 있다.
소자격리막을 웰 형성후 형성하는 경우, p웰 및 n웰이 접합을 이루는 부분 상에 LOCOS 또는 STI 등의 방법에 의해 단일 소자들 사이를 전기적으로 격리하기 위한 필드산화막을 형성할 수 있다.
한편, 실리콘산화막 형성 전단계에서, 노출된 실리콘 기판(10)에 PMOS소자의 문턱전압 조절용 이온주입을 실시한다.
도 1b를 참조하면, 노출된 실리콘산화막(11)에 NO 어닐링(nitric oxide annealing)을 실시한다.
NO 어닐링 결과, 실리콘 기판(10)과 실리콘산화막(11)의 경계면에는 축적된 질소(piled-up nitrogen)로 이루어진 옥시나이트라이드(oxynitride)막(12)이 형성된다.
옥시나이트라이드막(12)은 실리콘산화막(11)과 함께 게이트절연막이 되어 모스 트랜지스터를 구성하게 된다. 이러한, 옥시나이트라이드막(12)은 상기 경계면에서 트랩(trap)을 형성하게 되고 트랩간의 상호작용(interaction)에 의하여 게이트절연막의 트랜스콘턱턴스(transconductance)를 저하시킨다.
도 1c를 참조하면, 게이트를 형성하기 위하여 노출된 실리콘산화막(11)상에 붕소 등의 p형 불순물로 도핑된 폴리실리콘층(13)을 화학기상증착으로 형성한다.
이후, 도시되지는 않았지만, 도핑된 폴리실리콘층과 실리콘산화막 및 옥시나이트라이드막을 포토리쏘그래피(photolithography)로 패터닝하여 게이트절연막을 하부에 개재한 게이트전극을 형성하고, 붕소(B) 또는 BF2등의 p형 불순물 확산영역을 게이트전극 양측 하단 기판부위에 형성하여 PMOS 트랜지스터를 제조한다.
그러나, 상술한 종래 기술에 따라 제조된 옥시나이트라이드가 실리콘산화막과 실리콘 기판의 계면에만 형성되므로 옥시나이트라이드에 기인한 트랩들의 상호작용에 의하여 게이트절연막의 트랜스콘덕턴스가 저하되고, 또한, 옥시나이트라이드막이 실리콘산화막과 실리콘 기판 계면에만 형성되므로 게이트의 붕소들이 게이트산화막에 까지 확산되어 기판으로의 붕소침투(boron penetration)를 완전히 방지하기 곤란하므로 붕소의 채널영역으로 침투에 의한 소자문턱전압 쉬프트를 발생시켜 소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 종래 기술의 하나 이상의 단점과 제한을 실질적으로 극복하는 반도체장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 목적은 p형 불순물로 도핑된 폴리실리콘으로 이루어진 게이트전극을 사용하는 PMOS 소자의 게이트절연막으로 SiO2를 사용할 경우 SiO2막과 폴리실리콘의 제 1 경계면 및 SiO2막과 실리콘 기판의 제 2 경계면에 제 1, 제 2 옥시나이트라이드(oxynitride)막을 각각 형성하여 게이트에 도핑된 p형 불순물의 SiO2막을 통한 기판 채널영역으로의 침투를 방지하여 문턱전압등의 소자특성을 개선하고 재산화를 통하여 트랩의 상호작용에 의한 트랜스콘덕턴스(transconductance)의 저하를 방지하도록 한 반도체장치의 PMOS소자 게이트절연막 구조를 제공하는데 있다.
또 다른 본 발명의 목적은 p형 불순물로 도핑된 폴리실리콘으로 이루어진 게이트전극을 사용하는 PMOS 소자의 게이트절연막으로 SiO2를 사용할 경우, SiO2막과 폴리실리콘의 제 1 경계면 및 SiO2막과 실리콘 기판의 제 2 경계면에 제 1, 제 2 옥시나이트라이드(oxynitride)막을 각각 NO 어닐링과 재산화 및 도핑되지 않은 폴리실리콘층상에 실리콘질화막을 형성하여 게이트에 도핑된 p형 불순물의 SiO2막을 통한 기판 채널영역으로의 침투를 방지하여 문턱전압등의 소자특성을 개선하고 재산화를 통하여 트랩의 상호작용에 의한 트랜스콘덕턴스(transconductance)의 저하를 방지하도록 한 반도체장치의 PMOS소자 게이트절연막 형성방법을 제공하는데 있다.
또 다른, 본 발명의 목적은 본 발명은 게이트절연막을 옥시나이트라이드/산화실리콘/옥시나이트라이드 구조로 형성하고 옥시나이트라이드에 형성된 트랩들을 재산화방법으로 제거하여 게이트절연막의 트랜스콘덕턴스 특성 및 기판으로의 붕소침투를 방지하므로서 상기와 같은 게이트절연막을 이용하는 게이트전극과 불순물 확산영역으로 이루어져 문턱전압 등의 소자특성이 개선된 PMOS 트랜지스터를 제공하는데 있다.
또 다른 본 발명의 목적은 SiO2막과 폴리실리콘의 제 1 경계면 및 SiO2막과 실리콘 기판의 제 2 경계면에 제 1, 제 2 옥시나이트라이드(oxynitride)막을 각각 NO 어닐링과 재산화 및 도핑되지 않은 폴리실리콘층상에 실리콘질화막을 형성하여 게이트에 도핑된 p형 불순물의 SiO2막을 통한 기판 채널영역으로의 침투를 방지하여 문턱전압등의 소자특성을 개선하고 재산화를 통하여 트랩의 상호작용에 의한 트랜스콘덕턴스(transconductance)의 저하를 방지한 다음, 폴리실리콘과 제 1 옥시나이트라이드막, SiO2막 및 제 2 옥시나이트라이드막을 패터닝하여 게이트전극과 게이트절연막을 형성한 후, 불순물 확산영역으로 이루어진 소스/드레인을 형성하여 문턱전압 등의 소자특성이 개선된 PMOS 트랜지스터 제조방법을 제공하는데 있다.
본 발명의 추가적인 태양과 장점들은 이하의 상세한 설명에서 자세히 설명될 것이고, 그러한 상세한 설명에서 더욱 명백해질 것이다.
상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체장치의 제조방법은 반도체기판상에 절연층을 형성하는 제 1 단계와, 상기 반도체기판과 상기 절연층의 계면에 제 1 확산방지층을 형성하는 제 2 단계와, 상기 절연층 상에 반도체층을 형성하는 제 3 단계와, 상기 반도체층과 상기 절연층의 계면에 제 2 확산방지층을 형성하는 제 4 단계를 포함하여 이루어진다. 바람직하게는,
상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화층으로 형성하고, 상기 제 1 확산방지층을 형성한 후 산소분위기에서 상기 제 1 확산방지층을 재산화한다. 또한, 상기 제 1 확산방지층은, 상기 반도체기판상에 상기 절연층으로 산화층을 형성하는 단계와, 상기 산화층을 질소분위기에서 열처리하여 상기 질화산화층을 형성하는 단계로 형성한다. 상기 질소분위기는 NO(nitric oxide)분위기에서 진행하고, 상기 반도체층은 다결정실리콘층으로 형성한다. 그리고, 상기 제 2 확산방지층을 형성하는 상기 제 4 단계는, 상기 반도체층상에 질소제공층을 형성하는 단계와, 상기 질소제공층을 통하여 상기 반도체층내로 불순물 이온주입을 실시하는 단계와, 열처리에 의해 상기 절연층과 상기 반도체층의 계면에 상기 제 2 확산방지층으로 질화산화층을 형성하는 단계로 이루어진다. 상기 질소제공층은 실리콘질화층으로 형성하며, 상기 불순물이온은 B(붕소) 또는 BF2중 하나를 선택하여 사용하고, 상기 반도체층은 도핑되지 않은 다결정실리콘층(undoped polysilicon layer)으로 형성한다.
상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 반도체기판상에 절연층을 형성하는 제 1 단계와, 상기 반도체기판과 상기 절연층의 계면에 제 1 확산방지층을 형성하는 제 2 단계와, 상기 절연층 상에 반도체층을 형성하는 제 3 단계와, 상기 반도체층과 상기 절연층의 계면에 제 2 확산방지층을 형성하는 제 4 단계와, 상기 반도체층을 패터닝하여 게이트전극을 형성하는 제 5 단계와, 상기 게이트전극 양측의 상기 반도체기판내에 불순물영역을 형성하는 제 6 단계를 포함하여 이루어진다. 바람직하게는, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화층으로 형성하고, 상기 제 1 확산방지층을 형성한 후 산소분위기에서 상기 제 1 확산방지층을 재산화하는 것을 더 포함한다. 또한, 상기 제 1 확산방지층은, 상기 반도체기판상에 상기 절연층으로 산화층을 형성하는 단계와, 상기 산화층을 질소분위기에서 열처리하여 상기 질화산화층을 형성하는 단계로 형성한다. 상기 질소분위기는 NO(nitric oxide)분위기에서 진행하고, 상기 반도체층은 도핑되지 않은 다결정실리콘층으로 형성한다. 그리고, 상기 제 2 확산방지층을 형성하는 상기 제 4 단계는, 상기 반도체층상에 질소제공층을 형성하는 단계와, 상기 질소제공층을 통하여 상기 반도체층내로 불순물 이온주입을 실시하는 단계와, 열처리에 의해 상기 절연층과 상기 반도체층의 계면에 상기 제 2 확산방지층으로 질화산화층을 형성하는 단계로 이루어지고, 상기 질소제공층은 실리콘질화층이다.
상기 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체장치는 반도체기판상의 절연층과, 상기 반도체기판과 상기 절연층의 계면의 제1확산방지층과, 상기 절연층 상의 반도체층과, 상기 반도체층과 상기 절연층의 계면의 제2확산방지층을 포함하여 이루어진다. 바람직하게는, 상기 절연층은 실리콘산화막이고, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화막으로 이루어진다.
상기 목적을 달성하기 위하여 본 발명의 또 다른 실시예는 반도체기판상의 절연층과, 상기 반도체기판과 상기 절연층의 계면의 제1확산방지층과, 상기 절연층 상에 게이트전극과, 상기 게이트전극과 상기 절연층의 계면의 제2확산방지층과, 상기 게이트전극 양측의 상기 반도체기판내의 불순물영역을 포함하여이루어진다. 바람직하게는, 상기 절연층은 실리콘산화막이고, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화막으로 이루어진다.
상기에서 설명된 발명이 이루고자하는 기술적 과제와 이하에서 발명의 구성 및 설명에서 개시된 사실은 본 발명의 실시예들을 예시적으로 기술하는 것이며, 또한 청구범위의 이해를 돕기 위한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 게이트절연막 형성방법을 도시한 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 게이트절연막 형성방법을 도시한 공정단면도
도 3은 본 발명에 따라 제조된 반도체장치의 게이트절연막 단면도
도 4는 본 발명에 따라 제조된 반도체장치의 트랜지스터 단면도
본 발명은 PMOS 트랜지스터의 게이트절연막을 옥시나이트라이드/산화실리콘/옥시나이트라이드 구조로 형성하고 옥시나이트라이드에 형성된 트랩들을 재산화방법으로 제거하여 게이트절연막의 트랜스콘덕턴스 특성 및 기판으로의 붕소침투를 방지하여 소자특성을 개선한다.
즉, 소자의 집적도가 증가함에 따라 소자 싸이즈가 축소되므로, 게이트절연막의 두께 또한 얇아지게 된다. 이와 같이 얇아진 게이트절연막을 갖는 PMOS 트랜지스터에서, 게이트전극 도핑 물질인 붕소가 게이트산화막을 통과하여 기판의 채널영역으로 침투하게 되어 트랜지스터의 문턱전압(threshold voltage, Vt)를 변화시키는 것을 방지하기 위하여 옥시나이트라이드(oxynitride)를 사용한다.
그러나, NO(nitric oxide)의 어닐링을 이용하여 형성하는 옥시나이트라이드에는 전자를 잡아두는 트랩들이 다량으로 존재하여 게이트절연막의트랜스콘덕턴스(transconductance)를 저하시킨다.
따라서, 본 발명에서는 트랜스콘덕턴스 저하의 원인인 트랩들을 재산화방법으로 제거하여 상기 특성을 개선한다.
즉, 본 발명은 붕소침투(boron penetration)을 효과적으로 억제시키기 위하여, 종래 기술에서와 같이 하부에 제 1 옥시나이트라이드막을 개재한 실리콘산화막상에 게이트형성용으로 도핑되지 않은 폴리실리콘층(undoped polysilicon)을 형성한 다음, 그 위에 실리콘질화막을 증착하고, 폴리실리콘에 도전성을 주기 위하여 붕소이온주입을 실시한 다음, 어닐링을 실시하여 폴리실리콘층과 실리콘산화막의 경계면에 제 2 옥시나이트라이드막을 형성한다. 이때, 제 2 옥시나이트라이드막은 붕소이온주입시 가속된 붕소이온들이 실리콘질화막의 질소를 폴리실리콘층을 통하여 실리콘산화막과 폴리실리콘층의 계면으로 주입시키는 역할에 의해서 형성된다.
또한, 본 발명은 실리콘산화막과 실리콘 기판의 계면에 형성된 제 1 옥시나이트라이드막에 형성된 트랩을 제거하기 위하여 NO 어닐링으로 제 1 옥시나이트라이드막을 형성한 다음, 실리콘산화막 및 제 1 옥시나이트라이드막에 재산화공정을 실시하여 전자들을 잡아두는 트랩들을 제거하므로서 게이트절연막의 트랜스콘덕턴스 특성을 개선한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 게이트절연막 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trenchisolation)방법에 의하여 형성된 필드산화막 등으로 이루어진 소자격리막(도시안함)에 의하여 소자격리영역과 소자활성영역이 정의된 n형 반도체 기판인 실리콘 기판(20) 상에 열산화방법 등으로 게이트절연막용 실리콘산화(SiO2)막(21)을 형성한다. 이때, 도면에 도시된 영역은 소자활성영역으로 n형으로 도핑된 실리콘기판부위로서 n형 웰일 수 있다.
소자격리막을 웰 형성후 형성하는 경우, p웰 및 n웰이 접합을 이루는 부분 상에 LOCOS 또는 STI 등의 방법에 의해 단일 소자들 사이를 전기적으로 격리하기 위한 필드산화막을 형성할 수 있다.
한편, 실리콘산화막 형성 전단계에서, 노출된 실리콘 기판(20)에 PMOS소자의 문턱전압 조절용 이온주입을 실시한다.
도 2b를 참조하면, 노출된 실리콘산화막(21)에 NO 어닐링(nitric oxide annealing)을 실시한다.
NO 어닐링 결과, 실리콘 기판(20)과 실리콘산화막(21)의 경계면에는 축적된 질소(piled-up nitrogen)로 이루어진 제 1 옥시나이트라이드(oxynitride)막(22)이 형성된다.
제 1 옥시나이트라이드막(22)은 이후 형성되는 제 2 옥시나이트라이드막 및 실리콘산화막(21)과 함께 게이트절연막이 되어 모스 트랜지스터를 구성하게 된다. 이러한, 제 1 옥시나이트라이드막(22)은 상기 기판과의 경계면에서 트랩(trap)을 형성하게 되고 트랩간의 상호작용(interaction)에 의하여 게이트절연막의 트랜스콘턱턴스(transconductance)를 저하시킨다.
따라서, 본 발명의 실시예에서는 상기 제 1 옥시나이트라이드막을 포함하는 기판에 산소분위기에서 재산화공정을 실시하여 제 1 옥시나이트라이드막(22)에 형성된 트랩들을 제거하여 트랜스콘덕턴스 특성을 개선한다.
도 2c를 참조하면, 게이트를 형성하기 위하여 노출된 실리콘산화막(21)상에 도핑되지 않은 폴리실리콘(undoped polysilicon)층(23)을 화학기상증착(chemical vapor deposition)으로 형성한다. 이때, 붕소로 도핑된 폴리실리콘(in-situ doped polysilicon)을 사용하는 대신 도핑되지 않은 폴리실리콘층(23)을 형성하는 이유는 이후 공정에서 붕소이온주입시 에너지를 이용하여 실리콘질화막(Si3N4)의 질소가 폴리실리콘층을 통하여 실리콘산화막(21)과의 경계면으로 이동할 수 있게 하기 위해서이다.
또한, 본 발명의 실시예에서는 폴리실리콘층(23)의 형성 두께를 500 - 1000Å으로 형성한다.
도 2d를 참조하면, 불순물로 도핑되지 않은 폴리실리콘층(23)상에 질소 제공자 역할을 위한 질소제공층(nitrogen donor,24)으로 실리콘질화막(silicon nitride, 24)을 형성한다. 이때, 실리콘질화막(24)은 화학기상증착으로 형성한다.
도 2e를 참조하면, 도핑되지 않은 폴리실리콘층에 도전성을 주기 위하여 B 또는 BF2등을 사용하여 소정의 도우즈(dose) 및 에너지로 이온주입을 실시한다. 이때, 이온주입 도우즈를 일반적인 면저항에 의하여 결정하며 바람직하게는 1E14 - 9E15 ions/㎠ 정도로 실시하고, 이온주입 에너지는 B(boron) 의 경우 5 - 10 KeV 정도로할 수 있고 BF2의 경우에는 20 - 30 KeV 정도로 하여 이온주입을 실시한다.
붕소 이온주입 결과, 붕소이온으로 폴리실리콘층(230)이 붕소이온으로 도핑되었고, 동시에 실리콘질화막(24)에 주사되는 붕소이온에 의하여 실리콘질화막의 질소(N)가 폴리실리콘층(230)으로 이동하게 된다.
따라서, 게이트전극 형성용 폴리실리콘층(230)은 붕소이온 뿐만 아니라 질소(N)로도 도핑된 상태를 갖는다.
도 2f를 참조하면, 폴리실리콘층(230)에 이온주입되어 매몰된 붕소이온들을 활성화시키고 질소가 실리콘산화막(21)과 폴리실리콘층(230) 사이의 계면에 질소를 축적(pile up)시키기 위하여 상기 기판에 어닐링을 실시한다.
따라서, 어닐링 결과, 실리콘산화막(21)과 붕소로 도핑된 폴리실리콘층(230)의 계면에는 제 2 옥시나이트라이드막(25)이 형성되어, 폴리실리콘층(230)의 붕소가 후속공정에서 실리콘산화막으로 침투되는 것을 방지한다.
이후, 도시되지는 않았지만, 질화막(24), 도핑된 폴리실리콘층(230), 제 2 옥시나이트라이드막(25), 실리콘산화막(21) 및 제 2 옥시나이트라이드막(22)을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 게이트절연막을 하부에 개재한 게이트전극을 형성한다.
그리고, 게이트전극을 이온주입마스크로 이용하는 이온주입을 실시하여, 붕소(B) 또는 BF2등의 p형 불순물로 도핑된 불순물 확산영역을 게이트전극 양측 하단 기판부위에 형성하여 PMOS 트랜지스터를 제조한다.
도 3은 본 발명에 따라 제조된 반도체장치의 게이트절연막 단면도로서, 게이트절연막의 주성분인 게이트산화막의 상부 표면과 하부 표면이 옥시나이트라이드막과 접촉하는 형태를 나타낸다.
도 3을 참조하면, LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation)방법에 의하여 형성된 필드산화막 등으로 이루어진 소자격리막(도시안함)에 의하여 소자격리영역과 소자활성영역이 정의된 n형 반도체 기판인 실리콘 기판(20) 상에 제 1 옥시나이트라이드막(22)이 얇게 형성되어 있다. 이때, 제 1 옥시나이트라이드막(22)은 NO(nitric oxide) 어닐링으로 형성되는 절연체로 붕소이온의 기판으로의 침투를 방지하는 제 2 배리어막(barrier layer) 역할을 하며, 재산화공정을 거쳐 트랩들이 제거된 상태이다.
그리고, 제 1 옥시나이트라이드막(22)상에 게이트절연막의 주성분인 실리콘산화막(21)이 형성되어 있다. 이때, 실리콘산화막(21)은 비록 제 1 옥시나이트라이드막(22)상에 위치하지만, 상기 제 1 옥시나이트라이드막(22) 형성용 NO 어닐링 전단계에서 노출된 실리콘 기판(20) 표면을 열산화(thermal oxidation)시켜 형성한다.
실리콘산화막(21) 상에는 제 2 옥시나이트라이드막(25)이 형성되어 붕소이온침투(boron penetration)를 방지하는 제 2 배리어막 역할을 한다. 이때, 제 2 옥시나이트라이드막(25)은 제 1 옥시나이트라이드막(22)의 형성방법과 다르게, 실리콘산화막(21) 상부에 붕소이온주입에너지를 이용하여 질소를 축적(pile-up)시켜 형성한다.
그리고, 제 2 옥시나이트라이드막(25)상에는 이온주입에 의해 붕소이온으로 도핑된폴리실리콘층(230)이 형성되어 있다. 이때, 폴리실리콘층(230)은 이후 패터닝되어 게이트전극이 된다.
폴리실리콘층(230)상에는 실리콘질화막(24)이 형성되어 있다. 실리콘질화막(24)은 상기한 제 2 옥시나이트라이드막(25) 형성에 사용되는 질소를 제공하는 도너(donor) 역할을 한다.
도 4는 본 발명에 따라 제조된 반도체장치의 트랜지스터 단면도이다.
도 4를 참조하면, 기판(20)의 활성영역에 상기한 제 1 옥시나이트라이드막(22), 실리콘산화막(21), 제 2 옥시나이트라이드막(25)으로 차례로 적층되어 이루어진 게이트절연막(27)과, 제 2 옥시나이트라이드막(25)상에 형성된 도핑된 폴리실리콘층(230)으로 이루어진 게이트전극(230)과, 게이트전극(230)상에 위치한 실리콘질화막(24) 구조에 추가하여 패터닝된 게이트전극(230)을 중심으로 서로 대응하는 형태로 기판의 활성영역에 형성된 한 쌍의 불순물 확산영역(26)으로 이루어진 PMOS 소자 구조가 완성된다. 이때, 불순물 확산영역은 p형 불순물이온으로 도핑된 상태이다.
따라서, 본 발명의 게이트절연막 구조를 갖는 PMOS 트랜지스터에서는 게이트 도핑물질의 기판 채널영역으로의 확산이 방지되어 문턱전압 특성이 개선된다.
따라서, 본 발명에 따른 반도체장치의 게이트절연막은 제 1 옥시나이트라이드막/실리콘산화막/제 2 옥시나이트라이드막으로 이루져 있고 폴리실리콘 도판트인 붕소이온들의 기판으로의 침투를 방지하여 소자특성의 신뢰성을 확보하고, 또한, 제 1 옥시나이트라인드막은 트랩들이 제거된 상태이므로 게이트절연막의 트랜스콘덕턴스를 개선하는 장점이 있다.
본 발명의 반도체장치 및 그 제조방법은 본 발명의 기술적 사상과 그 범위안에서 당업자에 의하여 다양하게 실시될 수 있는 것이 명백하므로, 본 발명에 대한 다양한 실시예들은 본 발명의 특허청구범위의 기술적범위에 속한다.
Claims (16)
- 반도체기판상에 절연층으로 산화층을 형성하는 제 1 단계와,상기 산화층을 질소분위기에서 열처리하여 상기 반도체기판과 상기 산화층의 계면에 제 1 확산방지층을 형성하는 제 2 단계와,상기 산화층상에 도핑되지 않은 다결정실리콘으로 된 반도체층을 형성하는 제 3 단계와,상기 반도체층상에 질소제공층을 형성한 후, 상기 질소제공층을 통하여 상기 반도체층내로 불순물 이온주입을 실시하고, 열처리하여 상기 산화층과 상기 반도체층의 계면에 제 2 확산방지층을 형성하는 제 4 단계를 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 제조방법.
- 청구항 1에 있어서, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화층인 것을 특징으로 하는 반도체장치의 게이트절연막 제조방법.
- 청구항 2에 있어서, 상기 제 1 확산방지층을 형성한 후 산소분위기에서 상기 제 1 확산방지층을 재산화하는 것을 더 포함하여 이루어진 것이 특징인 반도체장치의 게이트 절연막 제조방법.
- 삭제
- 삭제
- 삭제
- 청구항 1에 있어서, 상기 질소제공층은 실리콘질화층인 것을 특징으로 하는 반도체장치의 게이트절연막 제조방법.
- 청구항 1에 있어서, 상기 불순물이온은 B(붕소) 또는 BF2중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체소자의 게이트절연막 제조방법.
- 삭제
- 반도체기판상에 절연층으로 산화층을 형성하는 제 1 단계와,상기 산화층을 질소분위기에서 열처리하여 상기 반도체기판과 상기 산화층의 계면에 제 1 확산방지층을 형성하는 제 2 단계와,상기 산화층상에 도핑되지 않은 다결정실리콘으로 된 반도체층을 형성하는 제 3 단계와,상기 반도체층상에 질소제공층을 형성한 후, 상기 질소제공층을 통하여 상기 반도체층내로 불순물 이온주입을 실시하고, 열처리하여 상기 산화층과 상기 반도체층의 계면에 제 2 확산방지층을 형성하는 제 4 단계와,상기 반도체층을 패터닝하여 게이트전극을 형성하는 제 5 단계와,상기 게이트전극 양측의 상기 반도체기판내에 불순물영역을 형성하는 제 6 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 10에 있어서, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화층인 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 삭제
- 청구항 10에 있어서, 상기 질소제공층은 실리콘질화층인 것을 특징으로 하는 반도체장치의 게이트절연막 제조방법.
- 반도체기판상의 절연층과,상기 반도체기판과 상기 절연층의 계면의 제1확산방지층과,상기 절연층상의 반도체층과,상기 반도체층과 상기 절연층의 계면의 제2확산방지층으로 이루어진 반도체장치.
- 청구항 15에 있어서, 상기 절연층은 실리콘산화막이고, 상기 제 1 확산방지층과 상기 제 2 확산방지층은 질화산화막인 것을 특징으로 하는 반도체장치.
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