KR100877100B1 - 비휘발성 메모리 소자 제조 방법 - Google Patents
비휘발성 메모리 소자 제조 방법 Download PDFInfo
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Abstract
반도체 기판 표면에 실리콘 소스를 흡착시키고, 실리콘 소스의 흡착층 상에 금속 소스를 제공하여 금속 실리사이드(silicide)층을 형성한다. 금속 실리사이드층 상에 산화 소스를 제공하여 금속 실리사이드층을 산화시켜 금속 실리케이트(silicate)층을 포함하는 터널층(tunneling layer)을 형성한다. 금속 실리케이트층 상에 전하 트랩층(charge trapping layer)을 형성한 후, 전하 트랩층 상에 전하 블록층(blocking layer)을 형성한다. 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
플래시, SONOS, 하프늄, 등가 산화막
Description
도 1 내지 도 12는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13 내지 도 16은 본 발명의 제2실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 비휘발성 메모리 (non-volatile memory) 소자 제조 방법에 관한 것이다.
반도체 메모리 소자 중 전원이 제거되어도 메모리 상태를 유지하는 비휘발성 메모리 소자에 대한 관심이 증가되고 있다. 비휘발성 메모리 소자로서 부유 게이트(floating gate)를 채용한 플래시(FLASH) 소자가 활용되고 있다. 또한, 모노스(MONOS: Metal Oxide Nitride Oxide Semiconductor) 또는 소노스(SONOS: Silicon Oxide Nitride Oxide Semiconductor) 소자가 제시되고 있다.
부유 게이트 구조의 경우 전위 우물(potential well)을 이용하여 기억 특성 을 구현하고 있으며, 현재 플래시(FLASH) 이이피롬(EEPROM: Electrically Erasable Read Only Memory) 구조에 따른 ETOX(EPROM Tunnel Oxide) 구조를 가지는 소자로 구현되고 있다. 이에 비해, 소노스 소자와 같은 MIS(Metal Insulator Semiconductor) 계열의 소자는, 게이트 유전막(gate dielectric) 구조를 2중층 또는 3중층 구조로 도입하여, 전하 트랩 구조(charge trap structure)를 구현하고 있다. 전하 트랩 구조는 주로 터널층(tunneling layer), 전하 트랩층, 전하 블록(blocking)층의 3중 구조로 이해될 수 있다. MIS 계열 소자의 경우 유전막 벌크(bulk), 유전막-유전막 계면 또는 유전막-반도체 계면에 존재하는 전하 트랩(charge trap)을 이용하여 메모리 기능을 수행하고 있다.
플래시 이이피롬 소자의 경우 하나의 트랜지스터(transistor) 구조로 하나의 메모리 셀(cell)이 구현되고 있다. 이이피롬(Full-featured EEPROM) 구조로 주로 응용되고 있는 MONOS 또는 SONOS 소자의 경우, 바이트(byte) 단위로 프로그램하고 이레이즈(erase)하는 동작을 수행하기 위해, 예컨대 셀 트랜지스터 외에 선택 트랜지스터가 더 구비되어 하나의 메모리 셀이 구비될 수 있다. 선택 트랜지스터는 바이트 단위로 프로그램/소거 동작이 가능하게 메모리 셀을 선택하는 역할을 하므로, 실질적으로 메모리 기능은 셀 트랜지스터에서 수행되게 된다. 따라서, 셀 트랜지스터는 SONOS 구조 형태로 구성될 수 있다. 예컨대, 실리콘(Si) 반도체 기판 상에 실리콘산화막, 실리콘질화막, 실리콘산화막(ONO: Oxide Nitride Oxide) 구조의 게이트 유전막 구조가 도입되고, 게이트 유전막 구조 상에 제어 게이트가 형성될 수 있 다.
ONO 구조의 전하 트랩 구조에서, 전하의 트랩은 실리콘 질화막에 주로 이루어지고 있으며, 소자 신뢰성은 실리콘질화막의 두께나 막질 특성에 크게 의존하게 된다. 신뢰성 향상을 위해 실리콘질화막의 두께는 보다 두꺼워지는 것이 유리하나, 두꺼운 막은 문턱전압(threshold voltage; Vt)의 제어가 보다 유동적이게 되고 또한 보다 높은 동작 프로그램 전압 및 파워(power)를 요구하게 된다. 실리콘질화막의 두께가 변동되어 얇아지거나 막질이 불량해지게되면, 전하 누출이 증가되어 전하보유시간(charge retention time)이 감소되고, 이로 인해 소자의 신뢰성이 열화되게 된다. 이를 극복하기 위한 방법의 일례로, 전하 트랩층을 실리콘 산화막 및 실리콘질화막의 2층 구조나 다층으로 적층하고 보다 높은 고유전막을 사용하는 구조가 제시되고 있다.
전하 트랩 구조를 보다 높은 고유전율의 유전층을 도입하여 구성하려는 시도가 이루어지고 있다. 이러한 시도는 소자 제어 전압을 보다 낮추고 전류 구동성(current drivability)의 향상을 도모하기 위해 제시되고 있다. 또한, 서브문턱스윙(sub-threshold swing) 감소 효과를 얻을 수 있어 결함 밀도(defect density) 감소와 함께 소자의 신뢰성을 향상하기 위해서 이러한 시도가 이루어지고 있다. 예를 들어, 알루미나/하프니아/알루미나(Al2O3/HfO2/Al2O3)을 적층한 구조가 제시되고 있다.
이와 같이, 알루미나 상에 하프니아를 증착할 경우, 서로 다른 종류의 산화 막들을 순차적으로 증착함에 따른 공정의 복잡해짐이 수반될 수 있다. 또한, 이러한 공정을 구현하는 설비 구조가 복잡해지고 있으며, 이에 따라, 양산 공정 유지 및 관리에 어려움이 수반될 수 있다. 또한, 이러한 시도들은 실리콘 기판 표면에 산화막을 증착하는 과정을 포함하고 있어, 산화막 증착 시 원하지 않는 실리콘 기판 표면에의 산화과정이 수반될 수 있다. 이러한 실리콘 산화에 따른 비정질 실리콘 산화막은 알루미나나 하프니아에 비해 낮은 유전율을 가지게 되므로, 전하 트랩 구조의 터널층의 등가 산화막의 두께를 증가시키는 원인으로 작용할 수 있다.
따라서, ONO 구조에 비해 데이터보유시간(data retention time) 및 동작 속도(processing speed)가 보다 향상되고, 소자의 구동 전압도 보다 낮출 수 있는 비휘발성 메모리 반도체 소자를, 보다 간단한 공정 과정을 이용하여 개발하고자하는 노력들이 수행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터보유시간 및 동작 속도, 신뢰성을 보다 개선할 수 있는 비휘발성 메모리 소자 제조 방법을 제시하는 데 있다.
상기 기술 과제를 위한 본 발명의 일 관점은, 반도체 기판 상에 금속 실리케이트(silicate)층을 포함하는 터널층(tunneling layer)을 형성하는 단계, 상기 금속 실리케이트층 상에 전하 트랩층(charge trapping layer)을 형성하는 단계, 상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계, 및 상기 전하 블 록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 터널층을 형성하는 단계는 상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계, 상기 실리콘 소스의 흡착층 상에 금속 소스를 제공하여 금속 실리사이드(silicide)층을 형성하는 단계, 및 상기 금속 실리사이드층 상에 산화 소스를 제공하여 상기 금속 실리사이드층을 산화시키는 단계를 포함할 수 있다.
상기 실리콘 소스는 실레인(silane) 계열의 가스 또는 실라놀(silanol) 계열의 가스를 포함하여 제공될 수 있다.
상기 금속 실리사이드는 비정질의 하프늄 실리사이드(HfSix)를 포함하여 형성되게 상기 금속 소스는 하프늄 소스를 포함하여 제공될 수 있다.
상기 터널층을 형성하는 단계는 상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계, 상기 실리콘 소스의 흡착층 상에 금속 소스를 제공하여 금속 실리사이드(silicide)층을 형성하는 단계, 및 상기 금속 실리사이드층 상에 산소 및 질소를 포함하는 산화질화 소스를 제공하여 상기 금속 실리케이트층이 질소 원소를 함유하게 산화질화시키는 단계를 포함할 수 있다.
상기 전하 트랩층은 상기 금속 실리케이트에 비해 높은 유전상수를 가지는 하프늄 산화질화물(HfOxNy)층 또는 하프늄실리케이트(HfSixOy)층을 포함하여 형성될 수 있다.
상기 블록층은 하프늄 산화물층을 포함하여 형성될 수 있다.
상기 블록층은 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 세슘 산화물(CeO2), 란탄늄 산화물(La2O3), 텅스텐 산화물(WO3) 또는 이트륨 산화물(Y2O3)을 포함하여 형성될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판 상에 하프늄 실리케이트(HfSixOy)층을 포함하는 전하 터널층(tunneling layer)을 형성하는 단계, 상기 하프늄 실리케이트층 상에 하프늄 산화질화물(HfOxNy)층을 포함하는 전하 트랩층(charge trapping layer)을 형성하는 단계, 상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계, 및 상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 하프늄 실리케이트층은 많아야 5㎚ 두께로 증착될 수 있다.
상기 하프늄 실리케이트층을 형성하는 단계는, 상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계, 상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제공하여 하프늄 실리사이드(HfSix)층을 형성하는 단계, 및 상기 하프늄 실리사이드층 상에 산화 소스를 제공하여 상기 하프늄 실리사이드층을 산화시키는 단계를 포함할 수 있다.
상기 산화 소스는 산소 가스(O2) 또는 수증기(H2O)를 포함하는 산소 함유 가스를 포함하여 플라즈마 여기 상태로 제공될 수 있다.
상기 하프늄 실리케이트층을 형성하는 단계는, 상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계, 상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제 공하여 하프늄 실리사이드(HfSix)층을 형성하는 단계, 및 상기 하프늄 실리사이드층 상에 산화질화 소스를 플라즈마 상태로 제공하여 상기 하프늄 실리사이드층을 산화 및 질화시켜 상기 하프늄 실리케이트층에 질소 함유 하프늄 실리케이트(HfSixOyNz)가 더 포함되게 하는 단계를 포함하여 수행될 수 있다.
상기 산화질화 소스는 일산화질소 가스(NO) 또는 아산화질소 가스(N2O)를 포함하여 제공될 수 있다.
상기 하프늄 산화질화물층을 형성하는 단계는, 상기 하프늄 실리케이트층 상에 하프늄 소스를 흡착시키는 단계, 및 상기 하프늄 소스의 흡착층 상에 산화질화 소스를 제공하여 하프늄 산화질화 반응을 유도하는 단계를 포함할 수 있다.
상기 하프늄 소스를 흡착시키는 단계 이전에 상기 하프늄 실리케이트층 표면에 질소 소스를 플라즈마 상태로 제공하여 질화 표면 처리하는 단계를 더 포함할 수 있다.
상기 산화질화 소스는 산소 가스 및 질소 가스의 혼합 가스, 아산화질소 가스 또는 암모니아 가스 및 아산화질소 가스의 혼합 가스를 포함하여 제공될 수 있다. 상기 산화질화 소스는 플라즈마 상태로 여기되어 제공될 수 있다.
상기 하프늄 소스의 흡착 및 산화질화 소스 제공 단계를 반복하여 상기 하프늄 산화질화층의 두께를 증가시키는 단계를 더 포함할 수 있다.
상기 하프늄 산화질화물층 상에 산소 가스, 오존 가스, 질소 가스, 암모니아 가스, 히드라진(N2H2) 가스 또는 산소 가스 및 질소 가스의 혼합 가스를 플라즈마 상태로 제공하여 후속 플라즈마 처리하는 단계를 더 포함할 수 있다.
상기 하프늄 산화질화물층을 형성하는 단계는, 상기 하프늄 실리케이트층 상에 하프늄 소스 및 산화질화 소스를 제공하여 하프늄 산화질화물의 증착을 유도하는 단계를 포함할 수 있다.
상기 블록층을 형성하는 단계는, 상기 하프늄 산화질화물층 상에 하프늄 소스를 흡착시키는 단계, 및 상기 하프늄 소스 상에 산화 소스를 제공하여 산화 반응을 유도하여 하프늄 산화물층을 형성하는 단계를 포함할 수 있다.
상기 하프늄 소스 흡착 및 산화 소스 제공 단계를 반복하는 단계를 더 포함할 수 있다. 상기 반복 단계를 수행 후 상기 하프늄 산화물층 상에 조성비 조절을 위한 산소 플라즈마 처리를 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 일 관점은 반도체 기판 상에 질소가 함유된 하프늄 실리케이트(HfSixOyNz)층을 포함하는 전하 터널층(tunneling layer)을 형성하는 단계, 상기 질소 함유 하프늄 실리케이트층 상에 하프늄 산화질화물(HfOxNy)층을 포함하는 전하 트랩층(charge trapping layer)을 형성하는 단계, 상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계, 및 상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 질소 함유 하프늄 실리케이트층을 형성하는 단계는, 상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계, 상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제공하여 하프늄 실리사이드(HfSix)층을 형성하는 단계, 및 상기 하프늄 실리사이드층 상에 산화질화 소스를 제공하여 상기 하프늄 실리사이드층을 산화질화 시키는 단계를 포함할 수 있다.
상기 하프늄 소스는 테트라키스디에틸아미노하프늄(TDEAH) 또는 테트라키스에틸메틸아미노하프늄(TEMAH)을 포함하여 제공될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판 표면에 제1실리콘 소스를 흡착시키는 단계; 상기 제1실리콘 소스의 흡착층 상에 제1하프늄 소스를 제공하여 제1하프늄 실리사이드(silicide)층을 형성하는 단계; 상기 제1하프늄 실리사이드층 상에 제1산화 소스를 제공하여 상기 제1하프늄 실리사이드층을 산화시켜, 산소의 함량이 실리콘의 함량보다 적은 제1하프늄 실리케이트층을 터널층으로 형성시키는 단계; 상기 제1하프늄 실리케이트층 상에 제2실리콘 소스를 흡착시키는 단계; 상기 제2실리콘 소스의 흡착층 상에 제2하프늄 소스를 제공하여 제2하프늄 실리사이드층을 형성하는 단계; 상기 제2하프늄 실리사이드층 상에 제2산화 소스를 제공하여 산화시켜 실리콘의 함량이 산소의 함량보다 적은 제2하프늄 실리케이트층을 전하트랩층으로 형성하는 단계; 상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계; 및 상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
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본 발명에 따르면, 데이터보유시간 및 동작 속도, 신뢰성을 보다 개선할 수 있는 비휘발성 메모리 소자 및 제조 방법을 제시할 수 있다.
본 발명의 실시예에서는 비휘발성 메모리 셀(cell) 소자 구조의 전하 트랩 유전층 구조를 3층의 고유전막들의 적층 구조로 도입한다. 전하 트랩 구조는 터널층/ 전하 트랩층(charge trapping layer)/블록층(blocking layer)을 포함하여 구성되는 데, 바람직하게 실리콘 기판으로 도입되는 Si 기판 표면에 원하지 않는 실리콘 산화막 발생을 억제할 수 있는 소자 제조 방법을 제시한다.
또한, 전하 트랩층의 트랩 자리(trap site)의 확보를 위해 3층의 고유전막들은 상호 간에 조성을 달리하여 형성된다. 유전막을 증착할 때의 증착 온도와 성분을 달리함으로써, 박막의 조성을 변화시킬 수 있고, 이에 따라, 박막들 간의 유전 상수를 변화시킬 수 있다. 이에 따라, 적층된 고유전막들 간의 에너지 밴드갭(energy band gap) 차이를 유도하고, 이러한 에너지 밴드갭 차이에 따른 웰(well) 구조를 유도할 수 있다.
이에 따라, 실리콘 기판과 터널층 계면에서의 실리콘 산화막의 생성에 의한 등가 산화막 증가를 억제시키며, 유전막의 조성 및 증착 온도를 제품마다 달리하여 여러 가지 소자에서 요구되는 전기적 특성 최적화를 함께 구현할 수 있다.
도 1 내지 도 12는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 보여준다.
도 1을 참조하면, 반도체 기판(110) 표면을 세정 및 건조한다. 예컨대, 실리콘(Si) 반도체 기판(110) 표면을 RCA 습식 세정 방법을 이용하여 세정한다. 이때, 순수(H2O); 29% 암모니아수(NH4OH): 30% 과산화수소수(H2O2)를 대략 5: 1: 1의 비율로 형성한 세정액을 이용하여 반도체 기판(110) 표면을 대략 70 내지 80℃의 온도에서 대략 5분 정도 세정한다. 이후에, 탈이온수를 이용한 린스(rinse) 및 질소 가스(N2)를 이용한 건조(dry)를 수행한다. 이러한 표면 세정 및 건조 과정 이전에 반도체 기판(110)에 소자분리를 위한 구조를 형성하는 과정, 예컨대, 얕은 트렌치소자분리(STI: Shallow Trench Isolation) 형성 과정이 수행될 수 있다.
도 2를 참조하면, 표면 세정된 반도체 기판(110) 표면 상에 실리콘 소스(silicon source) 흡착층(121)을 형성한다. 이러한 실리콘 소스 흡착층(121)은 터널(tunnel)층에 실리콘(Si) 원자를 제공하는 소스층의 역할과 함께 하부의 반도체 기판(110) 표면의 실리콘에 대한 산화를 억제하는 산화 억제층으로 작용할 수 있다. 실리콘 소스 흡착층(121)은 터널층 형성 과정에 수반되는 산화 반응에서의 산화 가스(oxidation gas) 등의 반도체 기판(110) 표면으로의 침투를 억제 또는 방지하여, 반도체 기판(110) 표면에서의 원하지 않는 산화를 억제할 수 있다.
실리콘 소스 흡착층(121)은 반도체 기판(110) 표면 상에 실리콘 소스(silicon source)를 제공하여 흡착되도록 함으로써 형성할 수 있다. 예컨대, 반도체 기판(110) 표면에 실레인(silane) 가스(예컨대, SiH4 또는 Si2H6)와 같은 실리콘 원소(Si) 함유 가스를 제공하여, 실레인 가스 등이 표면에 실질적으로 화학적으로 흡착되게 한다.
이때, 실리콘 소스에 대한 반도체 기판(110)의 표면의 노출 시간 또는 반도 체 기판(110)이 장착된 공정 챔버(processing chamber)의 압력에 의존하여, 흡착되는 실레인 가스의 유효 양이 달라지므로, 실리콘 소스 흡착층(121)을 포함하는 산화 억제층의 두께를 변화시킬 수 있다. 터널층 형성 과정에서의 산화 가스 등의 침투 깊이 등을 고려하여 실리콘 소스 흡착층(121)의 형성 과정을 제어한다. 예컨대, 산소의 확산 깊이를 고려하여, 실리콘 소스 흡착층(121) 형성을 위한 노출 시간 및 압력 조건을 제어한다. 이에 따라, 실리콘 소스 흡착층(121)의 두께가 산소 확산을 충분히 억제할 수 있을 정도로 충분한 두께를 가질 수 있게 유도할 수 있다.
실리콘 소스 흡착층(121)은 터널층 형성 시 수반되는 산화 반응에서, 반도체 기판(110) 표면에서의 원하지 않는 실리콘 산화를 억제하는 역할을 한다. 터널층 형성 시 수반되는 산화 반응에 의해 반도체 기판(110) 표면에 실리콘 산화막이 생성될 경우, 실질적으로 등가 산화막의 두께가 원하지 않게 증가되는 결과가 도출될 수 있다. 실질적으로, (100)-실리콘(Si) 기판 상에 하프니아(HfO2)를 500℃의 증착 온도에서 132Å 두께로 원자층 증착(ALD: Atomic Layered Deposition)하였을 때, 투과전자현미경(TEM: Transmission Electron Microscope) 분석 상 대략 23Å 두께의 비정질 실리콘 산화물층이 생성됨을 실험적으로 확인할 수 있다. 이러한 비정질 실리콘 산화물층의 생성 수반은 등가 산화막 두께의 증가를 의미하며, SONOS 구조 형태의 메모리 소자의 특성을 열화시키는 요인으로 작용할 수 있다.
본 발명의 실시예에서는 실리콘 소스의 흡착층(121)을 유도하는 과정을 터널층 형성 반응 이전에 반도체 기판(110) 표면에 대해 수행함으로써, 유도된 흡착 층(121)의 산화 억제 작용에 의해 하부의 반도체 기판(110) 표면에서의 산화 반응이 억제되도록 유도한다. 따라서, 터널층과 반도체 기판(110) 표면과의 계면에 비정질 실리콘 산화물층의 생성을 억제하여 등가 산화막의 두께 증가를 억제할 수 있다.
도 3을 참조하면, 실리콘 소스 흡착층(도 2의 121) 상에 하프늄(Hf) 소스와 같은 금속 원소를 포함하는 금속 소스를 제공하여, 제공된 하프늄 소스와 흡착층(121)의 실리콘 소스와의 반응을 유도한다. 이러한 반응에 의해 하프늄 실리사이드(hafnium silicide)의 층(123)이 반도체 기판(110)의 표면 상에 형성된다. 이때, 하프늄 소스는 테트라키스디에틸아미노하프늄(TDEAH; tetrakis(diethylamino)hafnium; Hf-(N(C2H5)2)4)을 이용할 수 있다.
이러한 하프늄 소스는 Hf-N-R(R= 알칸(alkane), 알켄(alkene), 알킨(alkyne))의 대표 화학식으로 표현될 수 있는 하프늄-질소 화합물을 이용할 수 있다. 또는, 하프늄 소스로 하프늄 요오드(HfI4)를 이용할 수 있으며, 하프늄 클로라이드(HfCl4)를 이용하거나, 하프늄 니트레이트(Hf(NO3)4)나, 하프늄 t-부톡사이드(Hf(OC4H9)4)나, 테트라키스에틸메틸아미노하프늄(TEMAH : tetrakis (ethylmethylamino) hafnium ; Hf[ N(CH3)C2H5]4) 등을 이용할 수 있다.
이러한 하프늄 소스 종류에 따라, 증착 온도는 달라질 수 있으나 대략 700℃ 이하의 온도, 바람직하게는 대략 500℃ 이하의 온도로 하프늄 소스를 제공하여 하 프늄 실리사이드 반응을 유도한다. TDEAH의 경우 대략 300 내지 600℃의 증착 온도가 가능하며, 대략 80℃ 및 1 Torr의 압력에서 휘발성을 나타내므로, 이러한 증착 과정에 유리하다.
도 4를 참조하면, 하프늄 실리사이드층(도 3의 123)은 실질적으로 하프늄 소스와 흡착된 실리콘 소스와의 반응에 의해 생성되는 상대적으로 불안정한 비정질 상태의 막질이다. 이러한 하프늄 실리사이드층(123) 상에 산화 소스(oxidation source)를 제공하여 하프늄 실리케이트(hafnium silicate; HfSiOx(x≤4))의 층(125)을 유도한다. 산화 가스는 산소를 함유하는 가스 소스로서, 산소 가스(O2) 또는 수증기(H2O)를 포함하여 제공될 수 있다. 이때, 산소 함유 가스는 플라즈마(plasma) 형태로 제공될 수 있다. 플라즈마 여기는 원격 플라즈마(remote plasma) 방식으로 수행되어 플라즈마에 의한 막질 손상(damage)을 억제할 수 있다. 제공된 산소 함유 가스는 하프늄 실리사이드층(123)의 산화 반응을 유도하여 하프늄 실리케이트층(125)을 형성한다.
하프늄 실리케이트층(125)을 형성할 때 산소 함유 가스 또는 산소가 확산될 수 있는 깊이를 고려한다. 상대적으로 불안정하여 실질적으로 비정질 형태인 하프늄 실리사이드와 반응하여 하프늄 실리케이트가 형성되는 과정에 산소가 침투 또는 확산할 수 있는 깊이를 고려하면, 실질적인 비정질 상태인 하프늄 실리케이트층(125)은 대략 5㎚의 두께까지 형성될 수 있다. 이러한 두께는 비정질 상태에서 기체 또는 플라즈마 상태의 산소 원소 또는 래디컬(radical)이 확산해서 침투할 수 있는 한계 두께에 의존하게 된다.
하프늄 실리케이트층(125)을 형성할 때 산소 함유 가스의 제공을 하프늄 소스의 제공 이후에 수행하는 것이, 하부의 실리콘 반도체 기판(110) 표면에의 원하지 않는 산화 반응을 억제하는 데 유리하다. 하프늄 실리케이트의 실리콘 자리(silicon site)가 산소(oxygen)와 공유 결합을 형성하게 되므로, 산소 확산 속도를 감소시킬 수 있다.
이러한 산소 확산을 보다 억제하기 위해서, 산소 함유 가스에 질소 원자를 더 포함시킬 수 있다. 예컨대, 산소 함유 가스로 일산화질소 가스(NO) 또는 아산화질소 가스(N2O)를 이용하거나, 산소 함유 가스와 함께 또는 추가적으로 일산화질소 가스 또는 아산화질소 가스를 더 포함시켜 제공함으로써, 하프늄 실리케이트층(125) 내에 질소 원자가 추가되도록 유도할 수 있다.
이러한 경우, 하프늄 실리케이트층(125)은 실질적으로 질소가 함유된 하프늄 실리케이트(HfSixOyNz)를 포함하거나 또는 질소가 함유된 하프늄 실리케이트의 층으로 형성될 수 있다. 이러한 경우, 하프늄 실리케이트 내의 하프늄 산화물(HfO2)의 격자(lattice) 구조는 열린 격자 공간(open lattice)을 제공하지 않지만, 질소 원자의 추가에 의해 하프늄 실리케이트(HfSiO2)의 격자 구조 내에서의 산소의 총 확산(network diffusion) 정도를 감소시키는 효과를 유도할 수 있다. 이에 따라, 산소의 확산을 보다 억제시킬 수 있어, 하프늄 실리케이트층(125)과 반도체 기판(110)의 계면에 원하지 않은 산화 반응에 의한 실리콘 산화물(SiO2)의 생성을 억 제 또는 감소시킬 수 있다.
또한, 산소 함유 가스의 제공을 하프늄 소스의 제공 이후에 수행할 경우, 실리콘 반도체 기판(110) 표면에 형성된 실리콘 소스 흡착층(도 2의 121)인 비정질 상태의 수소화 실리콘(SiHx)에 증착이 이루어져 하프늄 실리케이트의 비정질화를 강화하는 데 유리하다.
한편, 하프늄 실리케이트층(125)은 함유된 실리콘 원자의 농도에 의존하여 밴드갭(band gap) 및 유전상수 κ의 변화를 가질 수 있다. 즉, 실리콘 원자의 농도를 조절함으로써, 하프늄 실리케이트층(125)의 유전상수를 조절할 수 있다. 질소 원자가 더 첨가될 경우에도 함유된 질소 원자의 농도에 의존하여 유전상수 및 에너지 밴드갭의 값을 조절할 수 있다.
비휘발성 메모리 소자에서의 터널층으로 이용하기 위해서, 하프늄 실리케이트층(125)은 유전상수 κ가 9 내지 12의 범위의 값을 가지게 형성되는 것이 유리하다. 이러한 유전상수 κ의 조절을 위해 하프늄 실리케이트층(125)에 대해 실레인 가스와 같은 실리콘 소스 가스를 이용한 표면 처리를 더 수행할 수 있다. 이러한 표면 처리는 실리콘 소스를 플라즈마 상태로 여기하여 제공하여 표면 처리되도록 수행되는 것이 보다 효율적이다. 이러한 실리콘 소스의 표면 처리는 대략 800 내지 1000℃ 온도에서 대략 15분 정도 건식(dry) 공정으로 수행될 수 있다. 하프늄 실리케이트층(125) 내의 실리콘 농도가 증가할수록 비정질 특성이 증가되며, 하프늄 산화물(HfO2)에 비해 유전 상수는 낮으나 보다 높은 열적 안정성(thermal stability) 및 보다 낮은 누설(low leakage) 특성을 확보할 수 있다.
도 2를 참조하여 설명한 바와 같은 실리콘 소스를 제공하는 단계와 도 3을 참조하여 설명한 바와 같은 하프늄 소스를 제공하는 단계를 반복할 수 있다. 이때, 실리콘 소스를 실레인 계열이 아닌 다른 소스, 예컨대, 터셔리-부틸다이메틸실라놀(tertiary-buthyldimethylsilanol; t-ButMe2SiOH)과 같은 실라놀(silanol) 계열의 소스를 이용할 수 있으며, 이러한 경우 실리콘의 농도 조절이 보다 더 용이해질 수 있다.
도 5를 참조하면, 하프늄 실리케이트층(125) 상에 전하 트랩층을 형성하는 과정을 수행한다. 하프늄 실리케이트층(125) 표면에 질화 처리를 수행하여 열적 안정성 및 누설전류 특성을 보다 더 개선한다. 예컨대, 질소 가스(N2), 암모니아 가스(NH3) 또는 아산화질소 가스 등을 이용한 플라즈마 처리 또는 상대적으로 반응성이 높은 히드라진(N2H2)에 직접 노출하여 하프늄 실리케이트층(125) 표면에 질화 표면 전처리를 수행한다.
도 6을 참조하면, 질화 처리된 하프늄 실리케이트층(125) 상에 하프늄 소스의 흡착층(131)을 형성한다. 예컨대, TDEAH 또는 Hf(OSiBuMe2)4(Et2NH)와 같은 질소를 함유한 하프늄 소스를 가스 상태로 하프늄 실리케이트층(125) 상에 제공하여, 하프늄 소스의 일정량을 표면 흡착시킨다.
도 7을 참조하면, 산화 소스 및 질화 소스를 하프늄 소스 흡착층(131) 상에 제공하여, 흡착된 하프늄 소스와 산화 및 질화 반응을 유도하여 하프늄산화질화층(HfOxNy: 133)을 형성한다. 산화 및 질화 반응을 유도하는 산화질화 소스는 산소 가스 및 질소 가스의 혼합 가스를 유입시키거나, 또는, 아산화질소(N2O) 가스를 유입시키거나 또는 암모니아(NH3) 가스 및 아산화질소(N2O) 가스를 유입시켜 하프늄산화질화층(133)을 형성할 수 있다. 이때, 산화질화 소스는 플라즈마 상태로 유입될 수 있으며, 원격 플라즈마(remote plasma) 방식으로 제공될 수 있다. 또한, 질화 및 산화 소스의 제공 시간 및 유량을 조절하여 형성되는 하프늄산화질화층(133)의 두께를 조절할 수 있다.
한편, 하프늄 소스로 질소를 함유하지 않은 HfI4 소스를 이용할 경우, 암모니아(NH3) 및 산소 혼합 가스, 질소 및 산소 혼합 가스, 아산화질소 가스, 이산화질소 가스(N2O2) 등과 같은 산화 및 질화 가스와 하프늄 소스를 직접 반응하여 증착이 유도되게 할 수 있다. 또한, 이러한 산화 및 질화 가스를 플라즈마로 여기시켜 흡착된 하프늄 소스와 반응시킬 수 있다. 더욱이, BTBAS(C8H22N2Si)를 질소 공급원으로 이용할 경우 하프늄 산화질화물 내에 보다 많은 결함 자리(defect site)의 생성을 유도할 수 있다. 이에 따라 ONO 구조에 적용되는 실리콘 질화물층에 비해 문턱전압범위(threshold voltage window)를 증가시킬 수 있다.
도 8을 참조하면, 하프늄산화질화층(도 7의 133)을 형성하는 과정, 예컨대, 하프늄 소스 흡착층(도 6의 131) 및 산화질화 소스 제공에 따른 반응 과정을 반복 하여 하프늄산화질화층(133) 상에 반복층을 더 증착한다. 이에 따라, 요구되는 수준의 두께로 증가된 전하 트랩층으로서의 하프늄산화질화층(135)을 형성한다.
하프늄산화질화층(135)을 형성한 후, 하프늄산화질화층(135)의 조성 조절을 위한 후처리 과정을 더 수행할 수 있다. 예를 들어, 증착 과정의 온도와 다른 처리 공정 온도로 하프늄산화질화층(135)에 대한 플라즈마 처리를 더 수행할 수 있다. 이때, 산소 가스 또는 오존(O3)을 플라즈마 여기하여 표면 처리하거나, 또는 질소 가스 또는 암모니아 가스를 플라즈마 여기하여 표면 처리할 수 있다. 또는, 히드라진 가스(N2H2)를 플라즈마 여기하여 표면 처리하거나 또는 산소 가스와 질소 가스의 혼합 가스를 이용하여 플라즈마 처리할 수 있다.
실질적으로 산소 가스와 질소 가스의 비(gas ratio)를 제어하여 하프늄산화질화층(135)의 산소 및 질소의 조성비를 조절할 수 있다. 하프늄 산화물 내에 질소를 첨가하여 하프늄 산화질화물을 형성하는 경우에도 질소 농도에 따른 밴드갭 변화를 구현할 수 있다. 하프늄산화질화층(135)은 대략 13 내지 16의 유전상수 κ 값을 가지게 형성된다. 또한, 플라즈마 처리를 이용함으로써, 퍼니스(furnace) 열처리에 비해 낮은 온도로 표면 처리 과정을 수행할 수 있다. 이에 따라, 조성 조절을 위한 처리가 수행되는 동안 하프늄산화질화층(135)에의 원하지 않는 결정화를 억제시킬 수 있다. 따라서, 누설 전류 특성을 개선 및 안정화를 더 확보할 수 있다.
도 9를 참조하면, 하프늄산화질화층(135)의 전하 트랩층 상에 트랩된 전하의 게이트(gate)로의 유입을 막아주는 전하 블록층(blocking layer)을 형성한다. 이러 한 블록층은 고유전물의 층을 포함하여 형성될 수 있다. 예컨대, 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 세슘 산화물(CeO2), 란타늄 산화물(La2O3), 텅스텐 산화물(WO3) 또는 이트륨 산화물(Y2O3)을 포함하여 형성될 수 있다.
하프늄산화질화층(135)을 전하 트랩층으로 이용하는 점을 고려할 때, 블록층은 하프늄 산화물(HfO2)을 포함하여 형성할 때 보다 유리하다. 블록층을 하프늄 산화물을 포함하여 형성할 경우, 비휘발성 메모리 소자의 트랜지스터 구조에서 게이트와 반도체 기판(110) 사이의 전하 트랩 구조가 적어도 하나 또는 그 이상의 원소가 동일한 물질들의 층들이 적층된 구조를 가지도록 유도할 수 있다. 이러한 경우 기본적으로 동일한 원소를 함유하는 층들을 적층하는 공정이 도입되므로, 전체 층들의 적층 증착 공정이 보다 간략화될 수 있으며 특히 단일 설비 내에서 연속 공정으로 진행될 수 있다. 이에 따라, 제조 원가 절감 효과가 확보될 수 있다.
하프늄산화질화층(135) 상에 하프늄 소스를 제공하여 하프늄 흡착층(151)을 형성한다. 하프늄 흡착층(151)은 상대적으로 저온 증착이 가능한 TDEAH나 HfI4와 같은 소스를 하프늄산화질화층(135) 상에 제공하여 흡착시켜 형성된다. 이때, 형성하고자 하는 하프늄산화물의 층 두께를 고려하여 하프늄 소스의 흡착 시간 또는 제공 시간 및 공정 챔버 압력을 조절한다.
도 10을 참조하면, 하프늄 흡착층(151) 상에 산화 소스를 제공하여 하프늄 흡착층(151)의 산화를 유도한다. 산화 소스로 산소 또는 오존을 일정 시간 유입하여 표면에서 산화 반응이 일어나도록 유도할 수 있다. 이와 같은 반응에 의해 형성되는 하프늄 산화물의 층 두께는 요구되는 두께에 비해 얇은 두께일 수 있으므로, 이러한 흡착 및 산화 과정을 반복하여 요구되는 두께가 성장된 하프늄 산화물층(155)을 형성한다.
하프늄 산화물층(155)을 형성한 후, 하프늄 산화물의 조성 조절을 위해 산소 또는 산소 포함 화합물 기체를 포함하는 산화 소스를 이용한 플라즈마 처리를 실시한다. 산소 플라즈마 처리에 의해서 하프늄 산화물의 소자에서 요구하는 수준으로 조성을 조절한다. 예컨대, 하프늄 산화물층(155)이 대략 17 내지 20 정도의 유전상수 κ 값을 가지도록 유도한다. 하프늄 산화물(HfxOy)의 x 및 y 값은 화학양론적(stoichiometric) 값에서 벗어나게 조절되며, x는 0.75 내지 1.5의 값으로 조절되고, y는 1.5 내지 3.0 사이의 값을 가지게 조절된다. 이때, x, y 는 화학양론적 화학식에서 함량을 의미하는 몰(mol) 수로 이해될 수 있다. 산소 플라즈마 처리는 증착 온도 및 조성에 따른 유전상수 의존성을 이용하여, 플라즈마 처리를 통해 하프늄 산화물의 유전상수 증감을 유도하여 소자 특성 향상에 요구되는 적절한 유전상수 값을 확보하기 위해 도입된다.
하프늄 산화물의 증착시 화학기상증착(CVD)을 사용할 경우 증착 온도가 300℃ 이상에서 유전상수 κ가 10.5에서 17.2 이상으로 급격히 상승하는 특성을 보이고 있다. 이는 하프늄 산화물층(155)의 유전상수가 결정성에 의존함을 의미한다. 원자층증착(ALD: Atomic Layered Deposition) 방법을 사용하면 유사한 수준의 유전상수를 CVD 경우에 비해 낮은 온도에서도 확보할 수 있다. 예컨대, 대략 225℃ 내 지 500℃ 정도 ALD 증착 온도에서 대략 0.075±0.007nm/사이클(cycle)의 증착 속도를 구현할 수 있으며, CVD의 경우 대략 300 내지 700℃의 증착 온도에서 대략 0.5~90nm/분(min.)의 증착 속도를 구현할 수 있다.
플라즈마 처리를 실시하면 조성 조절에 의한 증착막의 유전상수 값의 안정적 확보가 가능하며, 플라즈마 처리 온도는 퍼니스 열처리 경우 보다 낮은 온도로 진행할 수 있는 유리한 점을 확보할 수 있다. 즉, 플라즈마 여기된 반응원들에 의해 보다 낮은 온도에서 하프늄 산화물의 결정화가 가능하다. 보다 정확한 조성 및 두께 조절이 요구되는 경우, 막질이 끊어지지 않고 이어지는 상태인 연속층이 형성되는 최소 두께를 증착 후, 플라즈마 처리를 삽입하여 실시할 수 있다. 이러한 경우 반복되는 흡착 및 산화를 포함하는 단위 증착 과정 사이에 플라즈마 처리가 삽입되므로, 보다 정확한 조성 조절이 가능하다. 또한, 하프늄 산화물층(155)에 가해지는 플라즈마 손상(damage)에 의한 유전상수의 불균일한 변화가 유발될 수 있으므로, 플라즈마 손상을 줄일 수 있는 플라즈마 처리 방법, 예컨대, 원격 플라즈마를 플라즈마 소스로 이용하여 보다 낮은 플라즈마 발생 파워(power)에서 실시하는 방법이 바람직할 수 있다.
도 11을 참조하면, 전하 블록층으로서의 하프늄 산화물층(155) 상에 비휘발성 메모리 트랜지스터 구조의 게이트를 위한 층(170)을 증착한다. 게이트층(170)은 도전성 폴리실리콘층(poly-silicon layer)이나 텅스텐(W) 등과 같은 금속층을 포함하여 형성될 수 있다.
도 12를 참조하면, 게이트층(170) 및 하부의 하프늄 산화물층(155), 하프늄 산화질화층(135), 하프늄 실리케이트층(125)을 사진 및 식각 과정을 이용하여 패터닝한다. 이에 따라, 반도체 기판(110) 상에 게이트(171) 및 전하 트랩 구조(160)가 형성된다. 이후에, 노출된 반도체 기판(110)에 소스 영역(source region: 141) 및 드레인 영역(drain region; 143)을 형성하여 비휘발성 메모리 소자의 메모리 셀 트랜지스터 구조를 구현한다.
하프늄 실리케이트 내의 Si 농도에 따른 광학적 에너지 밴드갭 변화 및 유전 상수의 변화와 마찬가지로, 하프늄 산화물 내에 질소를 첨가하여 하프늄 산화질화물을 형성할 경우, 질소 농도에 따른 에너지 밴드갭 및 유전상수의 변화를 구현할 수 있다. 따라서, 전하 트랩 구조(160)를 이루는 3층의 조성 또는 조성비를 달리하면, 에너지 웰(energy well)을 형성할 수 있다. 한편, 전하 트랩 구조(160)를 이루는 각 층들을 형성하는 각각의 공정 단계에서, 산소 또는 질소 원소 및 각각의 원소를 포함하는 화합물을 이용한 플라즈마 처리를 일정 두께 증착 후 반복 실시함으로써, 요구되는 조성 및 조성비의 변화를 구현하여 각 층의 에너지 밴드갭의 적절한 조절이 가능하다. 이에 따라, 전하 트랩 구조(160)를 이루는 층들의 밴드갭의 조절을 통해 메모리 소자의 전기적 특성의 안정적 확보가 가능하다.
한편, 하프늄산화질화물층(135)의 형성은 질소를 함유하는 하프늄 소스, 예컨대, TDEAH를 이용할 경우, 상대적으로 저온에서 상대적으로 높은 증기압을 얻을 수 있어 저온 반응을 유도할 수 있어 유리하다. 이때, 산화를 위해서 아산화질소 가스나 산소 가스가 사용될 수 있으며, 유기금속화학증착(MOCVD)을 이용할 경우 증착 온도는 대략 300 내지 410℃로 2 Torr의 압력 조건에서 수행할 수 있다. TDEAH 는 대략 95℃ 정도에서 TDEAH는 기화되어 건식 헬륨(dry He)을 캐리어(carrier) 가스로 이용하여 대략 0.03~0.06ml/분의 유량으로 공급할 수 있다.
이러한 경우, N2O 또는 O2 산화를 이용한 MOCVD의 수행에도 불구하고, 증착된 하프늄 산화질화물의 조성은 산화제인 N2O 또는 O2 에 대해 의존성을 크게 보이지 않고 있다. 이때, 산소 가스를 산화제로 이용한 경우에도 하프늄 산화질화물 내의 질소 농도는 N2O 사용의 경우와 유사한 수준으로 측정된다. 이는 N2O 분자 내의 질소가 반응에 의해 박막 내에 포함된 경우 보다 TDEAH 분자 내에 있는 질소가 불순물로서 잔류되는 것으로 해석될 수 있다.
이와 같이, MOCVD 또는 ALD와 같이 열에너지에 의존한 방법으로는 저온 영역에서 필요한 박막의 조성 상태로 의도적으로 조절하기는 어렵다. 따라서, 본 발명의 실시예에서는 주요 반응원을 일정 두께 흡착시킨 후 별도의 플라즈마 소스를 압력과 시간을 달리하며 처리하는 과정을 도입하고 있다. 이에 따라, 하프늄 산화질화물의 조성 조절 영역을 보다 넓게 확보할 수 있다. 즉, 별도의 질화 플라즈마 처리에 의해 하프늄 산화질화물이나 하프늄 실리케이트 내의 질소 성분의 함유량을 의도적으로 조절할 수 있다. 이에 따라, 하프늄 산화질화물층이나 하프늄 실리케이트(또는 질소 함유 하프늄 실리케이트)의 유전상수의 조절을 구현할 수 있다.
도 12에 제시된 바와 같이 본 발명의 실시예에 따른 비휘발성 메모리 소자의 전하 트랩 구조는 하프늄 실리케이트층(125)을 터널층을 포함하고 있다. 이때, 하프늄 실리케이트층(125)은 실질적으로 HfSixOy로 대표될 수 있다. 그럼에도 불구하 고, 도 2에 제시된 바와 같이 실리콘 소스의 흡착층(121)을 하프늄 소스의 제공 전에 도입하는 증착 과정은 하프늄 실리케이트층(125) 대신 다른 금속 산화물층을 터널층으로 이용하는 경우에도 응용될 수 있다. 이러한 경우에도 원하지 않는 등가 산화막 증가를 억제할 수 있다. 또한, 하프늄 실리케이트층(125)에 질소를 함유시켜 질소 함유 하프늄 실리케이트층(HfSixOyNz)을 형성할 경우, 등가 산화막의 억제를 보다 더 효과적으로 구현할 수 있다.
도 13 내지 도 16은 본 발명의 제2실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 보여준다.
도 13을 참조하면, 실리콘 반도체 기판(210) 표면을 세정 및 건조하고, 표면 세정된 반도체 기판(210) 표면 상에 실리콘 소스 흡착층을 형성한다. 실리콘 소스 흡착층은 반도체 기판(110) 표면 상에 실리콘 소스, 예컨대, 실레인(silane) 가스(예컨대, SiH4 또는 Si2H6) 또는 터셔리-부틸다이메틸실라놀(tertiary-buthyldimethylsilanol; t-ButMe2SiOH)을 제공하여 표면에 실질적으로 화학적 흡착되게 한다. 실리콘 소스에 대한 반도체 기판(210)의 표면의 노출 시간 또는 반도체 기판(210)이 장착된 공정 챔버(processing chamber)의 압력에 의존하여, 흡착되는 실리콘 소스의 유효 양이 달라지므로, 실리콘 소스 흡착층을 포함하는 산화 억제층의 두께를 변화시킬 수 있다. 또한, 흡착된 실리콘 소스의 양의 조절에 의해 터널층의 실리콘 성분의 비를 조절할 수 있다.
실리콘 소스 흡착층 상에 하프늄(Hf) 소스를 제공하여, 제공된 하프늄 소스와 흡착층의 실리콘 소스와의 반응을 유도한다. 이러한 반응에 의해 하프늄 실리사이드(hafnium silicide)가 생성되게 된다. 이때, 하프늄 소스는 테트라키스디에틸아미노하프늄(TDEAH; tetrakis(diethylamino)hafnium; Hf-(N(C2H5)2)4) 또는 HfI4 등을 이용할 수 있다. 하프늄 소스와 흡착된 실리콘 소스와의 반응에 의해 생성되는 상대적으로 불안정한 비정질 상태의 하프늄 실리사이드 상에 산화 소스(oxidation source)를 제공하여 제1하프늄 실리케이트(HfSix1Oy1)의 터널층(225)을 형성한다. 이때, x1, y1 는 화학양론적 화학식에서 함량을 의미하는 몰(mol) 수로 이해될 수 있다. 이때, 산화 가스는 산소를 함유하는 가스 소스로서 산소 가스(O2) 또는 수증기(H2O)를 포함하여 제공될 수 있다. 이때, 산소 함유 가스는 플라즈마(plasma) 형태로 제공될 수 있다. 산소 함유 가스로 산소 가스나 수증기 또는 일산화질소 가스(NO) 또는 아산화질소 가스(N2O)를 이용하거나, 산소 가스 등과 함께 또는 추가적으로 산화질소 가스 또는 아산화질소 가스를 더 포함시켜 제공할 수 있다.
한편, 실리콘 소스를 제공하는 단계와 하프늄 소스를 제공하는 단계 및 산화 가스를 제공하는 단계 등을 반복하여 수행할 수 있다. 이때, 실리콘 소스는 반복 단계 별로 서로 다른 소스를 사용할 수 있으며, 이러한 경우 터널층(225) 내의 실리콘의 농도 조절이 보다 더 용이해질 수 있다.
도 14를 참조하면, 터널층(225) 상에 제2하프늄 실리케이트(HfSix2Oy2)를 포함하는 전하 트랩층(235)을 형성하는 과정을 수행한다. 이러한 전하 트랩층(235)을 형성하는 과정은, 터널층(225)을 형성하는 과정과 마찬가지로, 실리콘 소스를 제공 한 후, 하프늄 소스를 제공하고, 연후에 산화 소스를 제공하는 과정을 포함하여 수행될 수 있다. 이러한 세부 과정들은 전하 트랩층(235)에 요구되는 특성 및 조성비를 조절하기 위해 반복적으로 수행될 수 있다.
이때, 각각의 단계에서의 소스 제공 시간 또는 압력 등을 조절하여 형성되는 제2하프늄 실리케이트(HfSix2Oy2)의 조성비가 제1하프늄 실리케이트(HfSix1Oy1)의 조성비와 다르게 조절한다. 이때, x1, y1, z1, x2 y2, z2 는 화학양론적 화학식에서 함량을 의미하는 몰(mol) 수로 이해될 수 있다. 조성비가 달라짐에 따라 제2하프늄 실리케이트(HfSix2Oy2)의 전하 트랩층(235)은 제1하프늄 실리케이트(HfSix1Oy1)의 터널층(225)에 비해 더 높은 유전상수 κ를 가지게 유도한다.
전하 트랩층(225)에 전하의 트랩이 가능하다. 제1하프늄 실리케이트(HfSix1Oy1)의 경우 x1 > y1 이게 소스 제공 시간 및 압력 조건, 증착 온도 조건 등을 조절하고, 제2하프늄 실리케이트(HfSix2Oy2)는 x2 < y2 이게 조절하여 증착 과정을 수행할 수 있다. 하프늄 산화물의 경우 하프늄 실리케이트에 비해 상대적으로 더 높은 유전상수 κ를 가지게 되므로, 하프늄 농도가 고정될 경우 실리콘 농도가 상대적으로 감소할수록 더 높은 유전상수를 구현하게 하프늄 실리케이트를 형성할 수 있는 것으로 이해될 수 있다. 실질적으로 터널층(225)은 대략 9 내지 12의 유전상수 κ 값을 가지게 형성되고, 전하 트랩층(235)은 대략 13 내지 16의 유전상수 κ를 가지게 형성될 수 있다.
또한, 전하 트랩층(225)의 안정화를 위해 막질 표면에 대한 질화 처리 과정을 전하 트랩층(225)의 증착하는 과정 이전이나 이후에 수행할 수 있다.
도 15를 참조하면, 전하 트랩층(235) 상에 트랩된 전하의 게이트(gate)로의 유입을 막아주는 블록층(255)을 형성한다. 이때, 블록층(255)은 고유전물질로 형성될 수 있으나, 하프늄 산화물(HfO2)을 포함하여 형성할 때 보다 유리하다. 블록층을 하프늄 산화물을 포함하여 형성할 경우, 비휘발성 메모리 소자의 트랜지스터 구조에서 게이트와 반도체 기판(110) 사이의 전하 트랩 구조가 적어도 하나 또는 그 이상의 원소가 동일한 물질들의 층들이 적층된 구조를 가지도록 유도할 수 있다. 이러한 경우 기본적으로 동일한 원소를 함유하는 층들을 적층하는 공정이 도입되므로, 전체 층들의 적층 증착 공정이 보다 간략화될 수 있으며 특히 단일 설비 내에서 연속 공정으로 진행될 수 있다. 이에 따라, 제조 원가 절감 효과가 확보될 수 있다.
전하 트랩층(235) 상에 하프늄 소스를 제공하여 하프늄 흡착층을 형성한 후, 산화 소스를 제공하여 하프늄 흡착층의 산화를 유도한다. 형성되는 하프늄 산화물의 총 두께는 요구되는 두께에 비해 얇은 두께일 수 있으므로, 이러한 흡착 및 산화 과정을 반복하여 요구되는 두께가 성장된 하프늄 산화물층을 형성하여 블록층(255)으로 이용할 수 있다. 하프늄 산화물층의 블록층(255)이 대략 17 내지 20 정도의 유전상수 κ 값을 가지도록 유도한다. 하프늄 산화물(HfxOy)의 x 및 y 값은 화학양론적(stoichiometric) 값에서 벗어나게 조절되며, x는 0.75 내지 1.5의 값으로 조절되고, y는 1.5 내지 3.0 사이의 값을 가지게 조절된다. 산소 플라즈마 처리는 증착 온도 및 조성에 따른 유전상수 의존성을 이용하여, 플라즈마 처리를 통해 하프늄 산화물의 유전상수 증감을 유도하여 소자 특성 향상에 요구되는 적절한 유전상수 값을 확보하기 위해 도입될 수 있다. 한편, 본 발명의 하프늄 산화물이나 하프늄 산화질화물의 표기에서 x, y, z, x1, y1, z1, x2, y2 및 z2 등은 화학식의 표기에서 사용되는 조성비 또는 원소의 함량을 의미한다.
도 16을 참조하면, 블록층(255) 상에 비휘발성 메모리 트랜지스터 구조의 게이트를 위한 층(271)을 증착하고, 사진 및 식각 과정을 이용하여 패터닝한다. 이에 따라, 반도체 기판(210) 상에 게이트(271) 및 전하 트랩 구조(260)가 형성된다. 이후에, 노출된 반도체 기판(210)에 소스 영역(241) 및 드레인 영역(243)을 형성하여 비휘발성 메모리 소자의 메모리 셀 트랜지스터 구조를 구현한다.
상술한 본 발명에 따르면, 비휘발성 메모리 소자의 전하 트랩 구조를 3층 고유전층들을 적층하여 구현하고, 실리콘 기판 표면에 실리콘 산화층의 발생을 억제하는 방법을 제시할 수 있다. 이때, 전하 트랩층의 트랩 자리의 증가를 위해 3층의 적층들이 서로 조성을 달리하여 형성되어 보다 개선된 전기적 특성을 보다 용이하게 구현할 수 있다. 적층 시 증착 온도 및 성분비를 달리하여 박막의 유전상수의 변동을 유도하여, 적층된 층들 간의 에너지 밴드갭의 차이를 유도하고, 이에 따라, 에너지 웰 구조를 형성하여 전하 트랩을 유도할 수 있다. 따라서, 전하 트랩 구조를 구성하는 터널층, 전하 트랩층 및 블록층을 단일 설비에서 연속적인 증착 과정들로 형성할 수 있다. 이에 따라, 생산성의 증대 및 제조원가 절감, 생산 장비의 가동 효율 증대를 구현할 수 있다.
또한, 고유전물질의 층을 증착 후 별도의 플라즈마 처리 과정을 도입함으로써, 막질의 성분 조성비의 조절 영역을 보다 넓힐 수 있다. 이때, 플라즈마 처리는 고온 후속 열처리 보다 낮은 온도에서 조성 조절 및 안정화를 구현할 수 있어 공정 마진(margin)을 보다 더 확보할 수 있다. 즉, 주 반응원을 흡착시킨 후 플라즈마 소스 및 기판 온도를 이용하여 조성 조절이 가능하다. 또한, 활성화된 플라즈마에 의한 고유전물질층의 결정화 온도를 낮출 수 있어, 고온 후속 열처리에 따른 급격한 결정화 진행에 따라 적층된 층들 사이의 계면에서 열팽창 계수 차이에 따른 크랙(crack) 불량이 발생하는 것을 억제할 수 있다. 이에 따라, 누설전류 발생 요인을 크게 줄일 수 있다.
또한, 비정질 하프늄 실리케이트층을 도입하여, 반도체 기판 표면에서의 실리콘 산화층의 원하지 않는 생성을 억제시할 수 있다. 메모리 트랜지스터 소자에서 게이트에 의해 발생하는 캐리어(carrier)는 수 나노미터(㎚)의 터널층 내에서 작용되게 된다. 따라서, 계면(interface)은 결함(defect) 및 거칠기(roughness)가 최소화되어 높은 전기적 특성을 나타내는 것이 바람직하다. 이러한 고품질의 계면상태를 유지하기 위해 본 발명의 실시예에서는 비정질 하프늄 실리케이트층을 도입하여, 계면 결함의 증가를 억제한다. 이러한 비정질 하프늄 실리케이트에 질소를 별도의 플라즈마 처리 과정 등으로 첨가하여, 새로운 상(phase)의 생성 없이 조성 변화에 따른 유전상수 변화를 구현할 수 있다.
플라즈마 처리에 의한 화합물 형성에 따라 낮은 산소(O2) 분압 및 증착 온도를 채용할 수 있어, 절연파괴(dielectric breakdown) 특성을 개선할 수 있다. 더욱이, 비정질 하프늄 실리케이트는 결정립(grain) 방향에 따른 유전상수의 편 향(polarization)을 배제시킬 수 있어, 유전상수 편향에 따른 캐리어 스캐터링(carrier scattering)을 억제시킬 수 있다. 이에 따라, 보다 안정된 비휘발성 메모리 소자의 동작 특성을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것으로 해석되어지는 것은 바람직하지 않다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 또한, 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해될 수 있다.
Claims (31)
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- 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계;상기 실리콘 소스의 흡착층 상에 금속 소스를 제공하여 금속 실리사이드(silicide)층을 형성하는 단계;상기 금속 실리사이드층 상에 산화 소스를 제공하여 상기 금속 실리사이드층을 산화시켜 금속 실리케이트(silicate)층을 포함하는 터널층(tunneling layer)을 형성하는 단계;상기 금속 실리케이트층 상에 전하 트랩층(charge trapping layer)을 형성하는 단계;상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계; 및상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제2항에 있어서,상기 실리콘 소스는 실레인(silane) 계열의 가스 또는 실라놀(silanol) 계열 의 가스를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제2항에 있어서,상기 금속 소스로 상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제공하는 비휘발성 메모리 소자 제조 방법.
- 제2항에 있어서상기 금속 실리케이트층은 5㎚ 이하 두께로 증착되는 비휘발성 메모리 소자 제조 방법.
- 제2항에 있어서,상기 산화 소스는 산소 가스(O2) 및 수증기(H2O)를 포함하는 일군에서 선택된 어느 하나의 산소 함유 가스를 포함하여 플라즈마 여기 상태로 제공되는 비휘발성 메모리 소자 제조 방법.
- 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계;상기 실리콘 소스의 흡착층 상에 금속 소스를 제공하여 금속 실리사이드(silicide)층을 형성하는 단계;상기 금속 실리사이드층 상에 산소 및 질소를 포함하는 산화질화 소스를 제공하여 상기 금속 실리사이드층을 산화질화시켜, 질소 원소를 함유하게 질화된 금속 실리케이트층을 포함하는 터널층(tunneling layer)을 형성시키는 단계;상기 터널층(tunneling layer)상에 전하 트랩층(charge trapping layer)을 형성하는 단계;상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계; 및상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제7항에 있어서,상기 금속 소스로 상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제공하고,상기 산화질화 소스는 플라즈마 상태로 여기되어 제공되는 비휘발성 메모리 소자 제조 방법.
- 제8항에 있어서,상기 산화질화 소스는 일산화질소 가스(NO) 및 아산화질소 가스(N2O)를 포함하는 일군에서 선택된 어느 하나의 가스를 포함하여 제공되는 비휘발성 메모리 소자 제조 방법.
- 삭제
- 제7항에 있어서,상기 전하트랩층을 형성하는 단계는상기 산화질화된 금속 실리케이트층 상에 하프늄 소스를 흡착시키는 단계; 및상기 하프늄 소스의 흡착층 상에 산화질화 소스를 제공하여 하프늄 산화질화 반응을 유도하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제11항에 있어서,상기 하프늄 소스를 흡착시키는 단계 이전에 상기 금속 실리케이트층 표면에 질소 소스를 플라즈마 상태로 제공하여 질화 표면 처리하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
- 제11항에 있어서,상기 산화질화 소스는 산소 가스 및 질소 가스의 혼합 가스, 아산화질소 가스 또는 암모니아 가스 및 아산화질소 가스의 혼합 가스를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제11항에 있어서,상기 산화질화 소스는 플라즈마 상태로 여기되어 제공되는 비휘발성 메모리 소자 제조 방법.
- 제11항에 있어서,상기 하프늄 소스의 흡착 및 산화질화 소스 제공 단계를 반복하여 상기 하프늄 산화질화된 층의 두께를 증가시키는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
- 제11항에 있어서,상기 하프늄이 산화질화된 층 상에 산소 가스, 오존 가스, 질소 가스, 암모니아 가스, 히드라진(N2H2) 가스 또는 산소 가스 및 질소 가스의 혼합 가스를 플라즈마 상태로 제공하여 후속 플라즈마 처리하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
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- 제7항에 있어서,상기 블록층을 형성하는 단계는상기 전하트랩층 상에 하프늄 소스를 흡착시키는 단계; 및상기 하프늄 소스 상에 산화 소스를 제공하여 산화 반응을 유도하여 하프늄 산화물층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제18항에 있어서,상기 하프늄 소스 흡착 및 산화 소스 제공 단계를 반복하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
- 제19항에 있어서,상기 반복 단계를 수행 후 조성비 조절을 위한 산소 플라즈마 처리를 형성된 상기 하프늄 산화물층 표면 상에 수행하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
- 삭제
- 반도체 기판 표면에 제1실리콘 소스를 흡착시키는 단계;상기 제1실리콘 소스의 흡착층 상에 제1하프늄 소스를 제공하여 제1하프늄 실리사이드(silicide)층을 형성하는 단계;상기 제1하프늄 실리사이드층 상에 제1산화 소스를 제공하여 상기 제1하프늄 실리사이드층을 산화시켜, 산소의 함량이 실리콘의 함량보다 적은 제1하프늄 실리케이트층을 터널층으로 형성시키는 단계;상기 제1하프늄 실리케이트층 상에 제2실리콘 소스를 흡착시키는 단계;상기 제2실리콘 소스의 흡착층 상에 제2하프늄 소스를 제공하여 제2하프늄 실리사이드층을 형성하는 단계;상기 제2하프늄 실리사이드층 상에 제2산화 소스를 제공하여 산화시켜 실리콘의 함량이 산소의 함량보다 적은 제2하프늄 실리케이트층을 전하트랩층으로 형성하는 단계;상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계; 및상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 반도체 기판 상에 질소가 함유된 하프늄 실리케이트층을 포함하는 전하 터널층(tunneling layer)을 형성하는 단계;상기 질소 함유 하프늄 실리케이트층 상에 하프늄 산화질화물층을 포함하는 전하 트랩층(charge trapping layer)을 형성하는 단계;상기 전하 트랩층 상에 전하 블록층(blocking layer)을 형성하는 단계; 및상기 전하 블록층 상에 게이트층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제23항에 있어서상기 질소 함유 하프늄 실리케이트층을 형성하는 단계는상기 반도체 기판 표면에 실리콘 소스를 흡착시키는 단계;상기 실리콘 소스의 흡착층 상에 하프늄 소스를 제공하여 하프늄 실리사이드층을 형성하는 단계; 및상기 하프늄 실리사이드층 상에 산화질화 소스를 제공하여 상기 하프늄 실리사이드층을 산화질화시키는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제24항에 있어서,상기 하프늄 소스는 테트라키스디에틸아미노하프늄(TDEAH) 및 테트라키스에 틸메틸아미노하프늄(TEMAH)을 포함하는 일군에서 선택된 어느 하나의 질소 함유 하프늄 소스를 포함하여 제공되는 비휘발성 메모리 소자 제조 방법.
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