KR20060108352A - 비휘발성 기억 소자 및 그 동작 방법 - Google Patents
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Abstract
비휘발성 기억 소자 및 그 동작 방법을 제공한다. 이 소자는 블로킹 절연막에 형성되는 최소전계가 터널절연막에 형성되는 최소전계보다 큰 구조이고, 터널절연막을 통한 전하의 이동확률이 블로킹 절연막을 통한 전하의 이동확률보다 높기 때문에 저전압, 고속 기입 및 소거가 가능하고 기입 문턱전압의 한계값과 소거 문턱전압의 한계값의 차이가 크기 때문에 다치형 기억소자를 구현하는데 적합하다.
비휘발성, 기입, 소거
Description
도 1 내지 도 3은 종래의 비휘발성 기억소자를 설명하기 위한 도면들.
도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 단면도.
도 5 내지 도 8, 도 9a, 9b, 도 10 및 도 11은 본 발명의 바람직한 실시예들에 따른 비휘발성 기억소자의 에너지밴드 다이어그램.
도 12는 본 발명의 다른 실시예에 따른 비휘발성 기억소자의 단면도.
도 13a 내지 도 16a는 본 발명에 따른 비휘발성 기억소자의 기입 방법의 실시예들을 나타낸 도면.
도 13b 내지 도 16b는 본 발명에 따른 비휘발성 기억소자의 소거 방법의 실시예들을 나타낸 도면.
도 17은 본 발명에 따른 비휘발성 기억소자의 문턱전압 변화를 설명하기 위한 그래프.
도 18는 본 발명에 따른 비휘발성 기억소자의 데이타 비트에 따른 문턱전압을 나타낸 그래프.
도 19a 및 도 19b는 본 발명에 따른 비휘발성 기억소자의 읽기 방법을 설명하기 위한 도면.
본 발명은 반도체 기억소자 및 그 동작방법에 관한 것으로서, 더 상세하게는 비휘발성 기억소자 및 그 동작방법에 관한 것이다.
전기적으로 데이터를 저장하여 소거 신호가 입력되기 전까지 저장된 데이터를 유지하는 비휘발성 기억소자는 낮은 기입 및 소거 전압과 우수한 데이터 유지특성이 요구되며, 데이터의 저장밀도를 높이는 것이 요구된다.
도 1은 전형적인 비휘발성 기억소자인 SONOS 소자를 나타낸 단면도이다.
도1을 참조하면, 종래의 비휘발성 기억소자는 p-형 반도체 기판(10)의 활성영역 상에 차례로 적층된 터널 절연막(20), 전하저장절연막(22), 블로킹 절연막(24) 및 게이트 전극(27)로 구성된 게이트 패턴이 위치한다. 게이트 패턴 양측의 활성영역에 n+형 불순물 확산층(28)이 형성되어 있다. 일반적으로 상기 터널 절연막(20) 및 블로킹 절연막(24)은 실리콘산화막으로 형성되고 상기 전하저장절연막(22)은 실리콘질화막으로 형성되어, 이러한 구조를 가지는 기억소자를 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)소자라 일컫는다.
도 2는 도 1의 I-I'를 따라 취해진 부유 트랩형 단위 메모리 소자의 밴드 다이어그램이다.
도 2를 참조하면, 반도체 기판(10), 터널 절연막(20), 전하저장절연막(22), 블로킹절연막(24) 및 게이트 전극(27)에 해당하는 물질들은 각각 고유의 에너지 밴 드 갭을 가지고, 에너지 밴드 갭의 차이에 의해 각각의 계면에 전위장벽(potential barrier)들이 존재한다. 종래의 부유 트랩형 단위 메모리 소자에서 전하저장절연막(22)에 해당하는 실리콘 질화막은 약 5eV의 에너지밴드 갭을 가지고, 터널 절연막(20)으로서 실리콘 산화막과 전하저장절연막(22) 사이의 계면에서 약 1eV의 전위 장벽이 형성된다. 도 2는 각 물질의 에너지 밴드를 단순 결합한 상태이고, 실제로는 각 물질의 일함수에 의해 내부 전계가 형성되어 에너지 밴드가 휘어진다.
SONOS소자와 같이 전하저장절연막을 가지는 비휘발성 기억소자는 트랩 사이트의 밀도가 높은 절연막을 전하저장절연막으로 사용하여 상기 트랩사이트에 구속되는 전하량에 의한 전위 상태를 이용하여 데이터를 저장한다.
게이트 전극(27)에 양전압이 인가되면, 터널 절연막(20)을 통하여 전자가 터널링되어 전하저장절연막(22)내의 트랩에 포획된다. 전하저장절연막(22) 내에 전자가 쌓임에 따라 전하저장절연막의 전위 상태가 변화되어 게이트 전극(27) 하부의 기판에 정의되는 채널 영역이 반전될 수 있는 게이트 전압이 상승한다. 반대로 도3과 같이 게이트 전극(27)에 음전압을 걸어주면 전하저장절연막(22) 내의 트랩에 포획되어있던 전자가 터널 절연막(20)을 통하여 터널링되어 반도체 기판(10)으로 빠져나감과 동시에, 반도체 기판(10)으로부터 정공이 터널 절연막(20)을 통과하여 터널링되어 전하저장절연막(22)의 트랩준위에 포획된다. 이에 따라, 채널 영역이 반전될 수 있는 게이트 전압이 낮아진다.
기억소자의 기입 및 소거가 빠르게 진행되기 위해서는 채널 영역으로부터 전하저장절연막(22)에 주입되거나 전하저장절연막(22)으로부터 채널 영역으로 방출되 는 전하량이 게이트 전극(27)로부터 전하저장절연막(22)으로 주입되거나 전하저장절연막(22)으로부터 게이트 전극(27)로 방출되는 전하량에 비해 큰 것이 요구된다.
종래의 비휘발성 기억소자는 직접 터널링에 의해 터널 산화막을 통하여 전하가 이동하고 상대적으로 높은 전계가 요구되는 F-N 터널링에 의해 블로킹 절연막을 통하여 전하가 이동하도록 터널 절연막의 두께보다 두꺼운 블로킹 절연막을 가지는 구조를 채택한다. 그러나, 직접 터널링이 일어나는 두께인 20 Å 이하의 얇은 실리콘산화막은 전하저장절연막(22)에 저장된 전하가 누출될 확률이 높기 때문에 종래의 비휘발성 기억소자는 데이타 유지 기능(retention)에 취약하다.
데이타 유지 기능을 강화하기 위하여 터널 절연막의 두께를 20 Å 이상으로 형성하는 경우에는 F-N 터널링에 의해 터널절연막 및 블로킹 절연막을 통해 전하가 이동한다. F-N 터널링에서는 전하의 유효 질량이 작고 전계의 세기가 클수록 터널링 확률이 높아진다. 이러한 F-N 터널링의 특징으로 인해 터널절연막 및 블로킹 절연막을 통한 전하의 이동이 F-N 터널링으로 이루어지는 비휘발성 기억소자는 기입 및 속도가 낮은 특성을 보인다.
우선 기입 동작을 살펴보면, 터널 절연막과 블로킹 절연막은 모두 산화막이므로 초기 상태에서 게이트 전극과 기판 사이의 전위차에 의한 터널 절연막과 블로킹 절연막 내의 전계는 다음 수학식 1과 같다.
이때 첨자 ot, ob, SIN은 각각 터널 절연막과 블로킹 절연막, 실리콘 질화막을 의미하며, E는 전계, Vg는 기판에 대한 게이트 전극의 전압, Φms 는 기판에 대한 게이트 전극의 일함수, Φb는 기판 표면 전위, X 절연막의 두께, ε은 유전율을 의미한다.
초기 상태의 비휘발성 기억소자의 게이트 전극에 양 전압이 인가되면 게이트 전극에서 전하저장절연막으로 정공이 이동하고, 채널 영역에서 전하저장절연막으로 전자가 이동하여 채널 영역이 반전되는데 필요한 게이트 전압(이하 '문턱 전압')이 높아진다. 전자의 유효 질량은 정공의 유효 질량에 비해 가볍기 때문에 전하저장절연막에 저장되는 전자의 양이 정공의 양에 비해 많다.
그러나, 전하저장절연막에 저장된 전자는 터널 절연막에 형성되는 전계를 약화시키고, 블로킹 절연막에 형성되는 전계를 강화시킨다. 전하저장절연막에 저장되는 전자의 전하량이 임계치에 도달하면, 전하저장절연막으로부터 게이트 전극으로 전자가 방출되거나 게이트 전극으로부터 전하저장절연막으로 정공이 유입되어 문턱 전압의 상승이 억제된다.
한편, 소거 동작에서는 기판에 대해 게이트 전극에 음의 전압을 인가한다. 터널 절연막과 블로킹 절연막에 형성된 전계에 의해 게이트 전극으로부터 전하저장절연막으로 전자가 F-N 터널링에 의해 이동하고, 채널 영역으로부터 전하저장절연막으로 정공이 F-N터널링에 의해 이동한다. 전하저장절연막에 전자가 채워진 기입 상태에에서 전하량 Q는 음의 값을 가며, 터널 절연막 및 블로킹 절연막의 전계는 다음의 수학식 2 및 수학식 3과 같아 나타낼 수 있다.
이때 첨자 ot, ob, n은 각각 터널 절연막, 블로킹 절연막, 전하저장절연막을 의미하며, E는 전계, Vg는 기판에 대한 게이트 전극의 전위, Φms는 기판에 대한 게이트의 일함수, Φb는 기판 표면 전위, X 절연막의 두께, ε은 유전율, Q는 전하저장절연막에 저장된 전하량을 의미한다.
결국, 소거동작에서 F-N 터널링에 의해 터널 절연막과 블로킹 절연막을 통해 전하가 이동하면, 게이트 전극으로부터 전하저장절연막에 공급되는 전자의 양이 채널 영역으로부터 전하저장절연막으로 공급되는 정공의 양에 비해 많아져 문턱 전압의 하락이 제한된다.
상술한 바와 같이 데이타 유지 특성을 향상시키기 위하여 터널 절연막의 두께를 두껍게 형성하는 경우, F-N 터널링의 특성으로 인해 기입 및 소거 문턱 전압의 변화가 제한된다. 즉, 기입 동작에서는 문턱전압의 상승이 제한되고, 소거 동작에서는 문턱전압의 하강이 제한되어 소정 레벨의 기입 및 소거 문턱전압에 도달하는 기입 및 소거 시간이 길고, 기입 상태의 문턱전압과 소거 상태의 문턱 전압의 차이가 작다. 비휘발성 기억소자는 기입 문턱전압과 소거 문턱전압의 차이를 이용하여 이들 사이의 전압을 게이트 전극에 인가할 때 채널 영역의 반전 여부로 데이터를 판별한다. 비휘발성 기억소자는 기입 및 소거 동작이 반복됨에 따라 기입 문턱전압과 소거 문턱전압의 차이가 줄어드는 경향을 보이는데, 기입 문턱전압과 소거 문턱전압의 차이가 작다는 것은 비휘발성 기억소자의 수명이 짧다는 것을 의미한다.
본 발명의 기술적 과제는 종래의 비휘발성 기억소자의 한계를 극복하기 위하여 기입 문턱전압의 한계값과 소거 문턱전압의 한계값의 차이가 큰 비휘발성 기억소자를 제공하여 기입 및 소거 시간이 짧고 수명이 긴 비휘발성 기억소자 및 그 동작방법을 제공하는데 있다. 또한, 기입 문턱전압의 한계값 및 소거 문턱 전압의 한계값 사이에 복수의 문턱전압값을 정의하여 각각의 문턱전압값에 데이터 비트를 부여하는 다치형(multi-bit) 비휘발성 기억소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 터널절연막에 형성되는 최소 전계가 블로킹 절연막에 형성되는 최소 전계에 비해 높은 비휘발성 기억소자를 제공한다. 이 소자는 복수층의 절연막이 적층된 터널 절연막과, 복수층의 절연막이 적층된 블로킹 절연막을 포함할 수 있다. 게이트 전극과 기판 사이에 전위차가 인가될 때 상기 터널 절연막 및 블로킹 절연막을 구성하는 절연막들의 각각에 전계가 형성된다. 상기 터널 절연막을 구성하는 절연막들에 형성되는 전계 중 가장 낮은 전계는 상기 블로킹 절연막을 구성하는 절연막들에 형성되는 전계 중 가장 낮은 전 계보다 높다.
절연막들에 형성되는 전계는 절연막들의 유전율의 상대적 차이에 의존한다. 다수의 절연막들이 적층되고 적층된 절연막 양단에 전위차가 인가되는 경우 각각의 절연막에 형성되는 전계는 유전율에 반비례하여 유전율이 높을 수록 낮은 전계가 형성되고, 유전율이 낮을 수록 높은 전계가 형성된다. 따라서, 상기 터널 절연막을 구성하는 절연막들 중 가장 높은 유전율을 가지는 절연막은 상기 블로킹 절연막을 구성하는 절연막들 중 가장 높은 유전율을 가지는 절연막에 비해 더 낮은 유전율을 가지는 것이 바람직하다. 즉, 상기 블로킹 절연막은 상기 터널 절연막에서 가장 높은 유전율을 가지는 절연막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함한다.
절연막에 동일한 전계가 인가되는 경우 절연막의 두께가 두꺼울수록 절연막을 통한 전하의 터널링 확률이 낮아진다. 따라서, 상기 블로킹 절연막을 구성하는 절연막들 중 최소 전계가 형성되는 절연막의 두께는 상기 터널 절연막을 구성하는 절연막들 중 최소 전계가 형성되는 절연막의 두께에 비해 더 두꺼운 것이 바람직하다. 터널절연막의 최소 전계와 블로킹 절연막의 최소 전계가 동일한 경우, 최소 전계가 형성되는 절연막의 두께는 터널절연막에 비해 블로킹 절연막이 더 두껍게 형성한다.
본 발명은 터널절연막에 형성되는 최소 전계가 블로킹 절연막에 형성되는 최소 전계에 비해 높은 비휘발성 기억소자의 동작 방법을 제공한다. 이 방법은 게이트 전극과 채널 영역 사이에 전위차를 인가하여 블로킹 절연막 내의 최소 전계보다 터널 절연막 내의 최소 전계를 더 높게 형성하여 전하저장절연막에 전하를 저장하거나 저장된 전하를 제거하는 것이다. 전하저장절연막에 전하가 저장된 상태를 기입 상태로, 저장된 전하가 제거된 상태를 소거 상태로 정의할 수 있다. 이 때, 저장되거나 소거되는 전하는 전자 또는 정공일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 단면도.
도 4를 참조하면, 이 기억소자는 반도체 기판(50)에 제 1 확산 영역(60s) 및 제 2 확산 영역(60d)이 형성되어 있다. 상기 제 1 확산 영역(60s) 및 제 2 확산 영역(60d) 사이의 반도체 기판은 기억소자의 채널 영역으로 정의된다. 상기 채널 영역 상에 터널 절연막(52), 전하저장절연막(54) 및 블로킹 절연막(56)이 적층되어 있고, 상기 블로킹 절연막(56) 상에 게이트 전극(58)이 형성되어 있다. 상기 터널 절연막(52) 및 상기 블로킹 절연막(56)은 각각 복수의 절연막들로 구성될 수 있고, 상기 전하저장절연막(54) 또한 복수의 절연막들로 구성될 수 있다.
상기 터널 절연막(52) 및 상기 블로킹 절연막(56)은 Al2O3, 하프늄 알루미네이트, 또는 하프늄실리케이트 중에서 선택된 어느 하나로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 하프늄 알루미네이트는 예를 들어 HfAlO 또는 HfAlON 일 수 있으며, 상기 하프늄 실리케이트는 예를 들어 HfSiO 또는 HfSiON일 수 있다. 이들 절연막들은 각각 고유의 유전율을 가진다. 본 발명에서 상기 게이트 전극(58) 및 상기 기판(50) 사이에 전압을 인가하여 그들 사이에 전위차가 발생될 때, 상기 터널 절연막(52) 내에 형성되는 최소 전계는 상기 블로킹 절연막(56)에 형성되는 최소 전계보다 높은 것이 요구된다. F-N 터널링에 의한 전하의 터널링 확률은 전하 이동 경로의 전계와 전하의 유효질량에 의존한다는 것은 종래기술에서 이미 언급한 바 있다. 따라서, 터널 절연막 내의 최소 전계가 블로킹 절연막 내의 최소 전계보다 높을 때, 터널 절연막을 통한 F-N 터널링의 확률이 블로킹 절연막을 통한 F-N 터널링의 확률보다 높다. 절연막이 적층된 구조에서 절연막들에 인가되는 전계는 유전율에 반비례한다. 터널 절연막을 통한 F-N 터널링의 확률을 더 높이기 위하여 상기 터널 절연막(52)를 구성하는 절연막 중 가장 높은 유전율을 가지는 절연막에 비해 더 높은 유전율을 가지는 절연막이 상기 블로킹 절연막(56)에 포함되는 것이 바람직하다. 터널 절연막(52)을 구성하는 절연막 중 가장 높은 유전율을 가지는 절연막과 블로킹 절연막(56)을 구성하는 절연막 중 가장 높은 유전율을 가 지는 절연막의 종류가 동일할 수도 있다. 이 때에는 가장 높은 유전율을 가지는 절연막의 종류가 동일하더라도 터널절연막에 비해 블로킹 절연막에 상대적으로 더 두껍게 형성함으로써 터널절연막을 통해 터널링되는 전하량을 더 높일 수 있다.
상기 터널 절연막(52)는 상기 나열된 절연막들을 포함하지 않고 실리콘 산화막으로만 이루어질 수도 있다. 터널 절연막(52)을 구성하는 실리콘산화막의 두께는 25 Å보다 두껍게 형성하여 실리콘 산화막을 가로지르는 직접 터널링이 일어나지 않도록 하는 것이 바람직하다. 또한, 상기 터널 절연막은 실리콘산화질화막(SiON), 표면에 질화된 실리콘산화막 또는 기판과 접하는 면이 질화된 실리콘산화막을 포함할 수도 있다.
상기 전하저장절연막은 실리콘산화막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함할 수 있다. 예컨대, 상기 전하저장절연막은 실리콘산화막보다 더 높은 유전율을 가지는 절연막의 단일층 또는 복수층이거나, 이들 단일층 또는 복수층에 실리콘산화막이 포함된 구조일 수도 있다. 실리콘산화막보다 더 높은 유전율을 가지는 절연막으로서 하프늄 알루미네이트 또는 하프늄 실리케이트 중에서 선택된 어느하나로 이루어진 절연막을 예로 들 수 있다. 상기 하프늄 알루미네이트는 HfAlO 또는 HfAlON 일 수 있으며, 상기 하프늄 실리케이트는 HfSiO 또는 HfSiON 일 수 있다. 이들 절연막은 블로킹 산화막에 포함될 수도 있다. 이들 절연막 가운데 동일한 절연막이 상기 전하저장절연막 및 상기 블로킹 절연막을 구성하는 경우, 전하저장절연막에서 하프늄 조성비가 블로킹 절연막에서 하프늄의 조성비 보다 높게 형성하여 전하저장절연막의 트랩 밀도는 증가시키고 브로킹 절연막의 절연특성을 향상시킬 수 있다.
상기 전하저장절연막은 도트(dot) 형태의 절연된 도전체를 포함할 수도 있다. 즉, 상기 터널 절연막(52) 상에 도트 형태의 도전체들이 고르게 분포되고, 절연막이 이들 도전체들을 덮어 전기적으로 절연하고 있는 구조일 수 있다. 도트 형태의 도전체는 실리콘, 실리콘게르마늄 또는 금속일 수 있다.
상기 게이트 전극(58)으로부터 상기 블로킹 절연막(56)을 통하여 상기 전하저장절연막(54)로 이동하는 전하의 터널링 확률은 상기 블로킹 절연막(57)과 접하는 게이트 전극(58)의 일함수에 반비례한다. 통상적으로 상기 게이트 전극(58)은 n형 폴리실리콘으로 형성되는데, n형 폴리실리콘은 4.0 eV의 일함수를 가진다. 따라서, 상기 블로킹 절연막(56)에 접하는 게이트 전극(58)은 일함수가 4.0 eV보다 높은 도전막으로 형성하여 블로킹 절연막(56)을 통한 전하의 터널링 확률을 낮추는 것이 바람직하다. 상기 블로킹 절연막(56)에 접하는 부분의 게이트 전극(58)은 n형 실리콘의 일함수인 4.0 eV 보다 높은 일함수를 가지는 도전체로서 금속 또는 p형 도우핑된 실리콘으로 형성할 수 있다. 예컨대, 상기 블로킹 절연막(56)에 접하는 부분의 게이트 전극(58)은 p형 실리콘, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi, NiSi 또는 AlSi로 형성될 수 있다.
본 발명에서 게이트 전극 및 기판에 전압을 인가하여 그들 사이에 전위차가 발생될 때, 터널절연막에 형성되는 최소 전계 블로킹 절연막에 형성되는 최소 전계 에 비해 높다. 따라서, 터널 절연막과 블로킹 절연막을 통하여 이동하는 전하가 F-N 터널링에 의해 터널링될 때, 터널 절연막을 통하여 이동하는 전하의 터널링 확률이 블로킹 절연막을 통하여 이동하는 전하의 터널링 확률보다 높다. 다음 수학식 4는 초기 상태에서 기판에 대한 게이트 전압과 전계의 관계를 보여준다.
여기서, V는 기판에 대한 게이트 전압, 첨자 ot, k, ob는 각각 터널절연막, 전하저장절연막 및 블로킹 절연막을 나타내고, E는 절연막 내의 전계, X는 절연막의 두께, ε은 유전율을 나타낸다.
상기 식에서 보여지듯이 터널절연막에 전계 Eot이 형성될 때, 전하저장절연막 및 블로킹 절연막에는 각각 
및 
양 만큼의 전계가 형성된다. Eot가 전하가 터널절연막을 터널링하기 위한 최소 전계라고 할 때, 전하저장절연막 및 블로킹절연막에는 그보다 낮은 전계가 형성된다. 따라서, 전하저장절연막에 저장된 전하의 블로킹 절연막을 통한 터널링과, 게이트 전극으로부터 블로킹 절연막을 통한 전하의 터널링이 억제된다.
본 발명의 바람직한 실시예들은 에너지 밴드 다이어그램으로 나타낼 수 있다. 도 5 내지 도 8, 도 9a, 9b, 도 10 및 도 11은 본 발명의 바람직한 실시예들에 따른 비휘발성 기억소자의 에너지밴드 다이어그램이다. 참고로 도시된 에너지밴드 다이어그램은 편의상 열적 평형에 의한 밴드의 휘어짐을 고려하지 않고 각 물질의 에너지 밴드가 단순히 결합된 것을 표현하였다. 그러나, 전체 시스템에서 페르미 준위는 일정하고 일함수의 차이에 의한 내부 전계에 의해 에너지 밴드가 휘어질 수 있음은 자명하다.
도 5를 참조하면, 이 소자에서 터널절연막(52), 전하저장절연막(54) 및 블로킹 절연막(56)은 단일층으로 이루어질 수 있다. 앞서 설명한 바와 같이, 상기 터널절연막(52)은 실리콘산화막(102)으로 형성될 수 있고, 상기 전하저장절연막(54)은 실리콘산화막에 비해 일함수가 높고 트랩밀도가 높은 물질로서 실리콘질화막, 실리콘산화질화막 및 고유전물질로 형성될 수 있고, 상기 블로킹절연막(56)은 실리콘산화막(102)보다 유전율이 높은 물질(106)로써 Al2O3, 하프늄 알루미네이트 또는 하프늄 실리케이트 중에서 선택된 어느 하나로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 하프늄 알루미네이트는 예를 들어 HfAlO 또는 HfAlON 일 수 있으며, 상기 하프늄 실리케이트는 예를 들어 HfSiO 또는 HfSiON 일 수 있다. 기판(50)은 p형 불순물로 도우핑된 반도체 기판이고, 게이트 전극(58)은 n형 불순물로 도우핑된 반도체로서 비정질, 단결정 또는 다결정 구조의 실리콘 또는 실리콘 게르마늄일 수 있다.
상기 실리콘산화막(102)의 두께는 직접터널링 확률이 급격히 감소하는 두께인 25 Å이상인 것이 전하저장절연막(54)에 저장된 전하가 유지 상태에서 터널링되는 것을 막을 수 있다. 직접터널링에 의하지 않고 F-N 터널링에 의한 전하의 이동 이 이루어질 때 블로킹 절연막(56)에 형성되는 전계에 비해 터널 절연막(52)에 형성되는 전계가 더 높아야된다. 도 6은 터널절연막(52)에 대한 블로킹 절연막(56)의 유전율에 따른 F-N 터널링의 경향을 설명하기 위한 것으로서, 블로킹 절연막(56)이 실리콘산화막(24)인 종래의 비휘발성 기억소자와 블로킹 절연막(56)이 실리콘산화막(24)에 비해 더 높은 유전율을 가지는 고유전막(106)인 본 발명의 비휘발성 기억소자의 에너지 밴드 다이어 그램이다.
게이트 전극(58)에 음의 전압(V)이 인가되면 인가된 전압은 각각의 절연막에 배분되고, 각 절연막의 양단에 인가되는 전압은 절연막의 내부 전계와 두께로서 [수학식 4]로 나타낼 수 있다. 동일한 게이트 전압(V)이 인가될 때, 터널절연막(52)과 블로킹 절연막(56)이 모두 실리콘산화막(20, 24)로 형성된 종래의 비휘발성 기억소자는 터널절연막(52)과 블로킹 절연막(56)에 동일한 전계가 형성된다. 이에 비해, 본 발명은 터널절연막(52)은 실리콘산화막(102)로 형성되고 블로킹 절연막(56)은 실리콘산화막보다 높은 유전율의 절연막(106)을 사용한다. 따라서, [수학식 4]로 부터 터널절연막에 형성되는 전계 Eot와 블로킹 절연막에 형성되는 전계 Eob의 비는 εob:εot 가 되는 것을 알 수 있고, 종래의 비휘발성 기억소자에 비해 블로킹 절연막(56)에 형성되는 전계는 약화되고 터널절연막(52)에는 더욱 강한 전계가 형성되는 것을 알 수 있다.
본 발명에서 터널절연막(52)는 실리콘산화막 단일층으로 형성될 뿐만 아니라, 실리콘 산화막 및 실리콘 산화막에 비해 더 높은 유전율을 가지는 절연막이 적 층되어 형성될 수도 있다. 예컨대, 터널절연막(52)는 실리콘 산화막과 실리콘산화질화막이 적층된 구조, 실리콘 산화막의 표면이 질화되어 실리콘산화막 표면에 질화막이 형성되거나 질소의 함량이 점진적으로 증가하여 실리콘산화막-실리콘산화질화막-실리콘질화막 순으로 연속적으로 조성이 바뀌는 구조, 기판과 접하는 계면이 질화된 실리콘 산화막일 수도 있다.
도 7은 다층의 터널절연막과 다층의 블로킹 절연막을 포함하는 비휘발성 기억소자의 에너지 밴드 다이어그램이다.
도 7을 참조하면, 터널절연막(52)은 실리콘 산화막(102a) 및 실리콘 산화막(102a)에 비해 높은 유전율을 가지는 절연막(102b)으로 구성되고, 블로킹 절연막(56) 또한 실리콘 산화막(106a)와 실리콘 산화막에 비해 높은 유전율을 가지는 절연막(106b)으로 구성될 수 있다. 도시된 것과 같이 높은 유전율의 절연막(102b)와 기판(50) 사이에 실리콘 산화막(102a)이 개재될 수도 있으나, 여기에 한정되지 않고, 실리콘 산화막(102a)과 기판(50) 사이에 높은 유전율의 절연막(102b)가 개재될 수도 있고, 절연막(102b) 상, 하부에 실리콘 산화막(102a)가 적층되거나, 실리콘 산화막(102a) 상, 하부에 절연막(102b)가 적층될 수도 있다. 마찬가지로, 블로킹 절연막(56)도 실리콘 산화막(106a)과 유전율이 높은 절연막(106b)의 적층구조가 다양하게 변형될 수 있다. 또한, 터널절연막(52)와 블로킹 절연막(56)은 실리콘 산화막보다 높은 유전율을 가지는 절연막을 다수층 포함할 수도 있다. 상기 다수층을 이루는 절연막은 동일한 종류 또는 다른 종류일 수도 있다.
기판(50)과 게이트 전극(58) 사이에 전위차가 인가될 때, 상기 터널절연막 (52)와 상기 블로킹 절연막(56)을 구성하는 절연막들에 각각 전계가 형성된다. 수학식 5는 전압과 전계의 관계를 나타낸다.
여기서, 첨자 ot, k 및 ob는 각각 터널절연막, 전하저장절연막 및 블로킹절연막을 나타내고, l, m 및 n은 각각 터널절연막, 전하저장절연막 및 블로킹 절연막의 식별번호로서, l은 1 부터 터널절연막의 수, m 및 n은 각각 1 부터 전하저장절연막 및 블로킹 절연막의 수이고, E는 절연막에 형성되는 전계, X는 절연막의 두께이다.
otl은 터널절연막에서 가장 낮은 높은 전계가 형성되는 절연막이다. 절연막 otl에 형성되는 전계를 Eot라고 할 때 터널절연막, 전하저장절연막 및 블로킹 절연막을 구성하는 절연막들에 형성되는 전계는 그들 고유의 유전율에 반비례한다. 따라서, 블로킹 절연막 및 전하저장절연막을 구성하는 절연막의 유전율이 높아질 수록 동일한 전압(V)가 인가될 때 전계를 Eot가 증가한다. 결과적으로, 블로킹 절연막 및 전하저장절연막을 구성하는 절연막의 유전율이 높아질 수록 기입 및 소거 전압을 낮출 수 있고, 블로킹 절연막에 형성되는 전계에 비해 터널 절연막에 형성되는 전계가 상대적으로 강해진다. F-N 터널링에 의해 전하가 터널링될 때 상기 블로킹 절연막(56)을 통하여 터널링되는 전하량에 비해 상기 터널 절연막(52)을 통하여 터널링되는 전하량이 더 크기 위해서는 도 8에 도시된 것과 같이 상기 터널절연막(52)를 구성하는 절연막 중 유전율이 가장 높은 물질이 상기 블로킹 절연막(56)을 구성하는 절연막 중 유전율이 가장 높은 물질에 비해 낮은 유전율을 가지는 것이 바람직하다. 예컨대, 상기 터널절연막(52) 및 상기 블로킹 절연막(56)은 Al2O3, 하프늄 알루미네이트 또는 하프늄 실리케이트 중에서 선택된 어느 하나로 이루어진 절연막을 적어도 한층 포함할 수 있다. 상기 하프늄 알루미네이트는 예를 들어 HfAlO 또는 HfAlON 일 수 있으며, 상기 하프늄 실리케이트는 예를 들어 HfSiO 또는 HfSiON 일 수 있다. 어떤 절연막이 터널 절연막(52) 및 블로킹 절연막(6)에 모두 포함되면 그 두께는 터널절연막(52)에서 더 얇게 형성하는 것이 바람직하다. 터널절연막(52)에서 가장 높은 유전율의 절연막과, 블로킹 절연막(56)에서 가장 높은 유전율의 절연막의 종류가 같다면 도 7에 도시된 것과 같이 가장 높은 유전율을 가지는 절연막은 터널 절연막에서 더 얇게 형성하여, 이 절연막을 통한 전하의 직접 터널링 확률을 높이는 것이 바람직하다.
상기 전하저장절연막(54)은 상기 블로킹 절연막(56)의 유전율과 동일하거나 더 큰 물질로 구성될 수 있다. 한편, 상기 전하저장절연막(54)은 상기 블로킹 절연막(56)과 동일한 물질로 형성할 수 있고, 이 때에는 상기 블로킹 절연막(56)에 비해 전하저장절연막(54)에 형성되는 물질의 유전율이 높고 트랩 밀도가 높아지도록 조성비가 다른 것이 바람직하다.
도 9는 전하저장절연막과 블로킹 절연막이 동일한 물질로 형성되되 조성비가 다른 특징을 가지는 것을 나타낸 에너지 밴드 다이어그램이다.
도 9a 및 도 9b를 참조하면, 상기 전하저장절연막(54) 및 상기 블로킹 절연막(56)은 하프늄을 포함하는 고유전막으로 형성될 수 있다. 하프늄을 포함하는 고유전막의 예로서, 하프늄 알루미네이트 또는 하프늄 실리케이트가 있다. 상기 하프늄 알루미네이트는 HfAlO 또는 HfAlON 일 수 있으며, 상기 하프늄 실리케이트는 HfSiO 또는 HfSiON 일 수 있다. 이 때, 전하저장절연막은 트랩밀도 및 일함수가 높은 것이 요구되고, 블로킹 절연막은 우수한 절연성이 요구된다. 하프늄을 포함하는 상기 물질들은 하프늄의 조성비가 높을 수록 트랩 밀도, 유전율 및 일함수가 높고 하프늄의 조성비가 낮을 수록 절연성이 우수한 경향을 보인다. 따라서, 전하저장절연막 및 블로킹 절연막을 연속적으로 형성하되, 하프늄 소오스의 공급량을 서서히 감소시키면 각각의 유리한 특성을 가지는 절연막을 형성할 수 있다. 이때, 하프늄을 포함하는 물질막의 형성 초기부터 종료시까지 점진적으로 하프늄 소오스의 공급량을 감소시키거나, 초기로부터 일정시간, 종료이전 일정시간은 공급량을 유지하여 도 9a 또는 도 9b와 같은 에너지 밴드구조를 형성할 수 있다. 물론 이 경우에도, 하프늄을 포함하는 물질층 상에 실리콘산화막(106e)가 더 형성될 수도 있고, 터널절연막 또한 다층으로 형성될 수도 있다.
도 5 내지 도 9에서는 터널절연막(52), 전하저장절연막(54) 및 블로킹 절연막(56)의 구조 및 구성물질을 변경하여 본 발명의 특징을 나타낼 수 있는 비휘발성 기억소자의 다양한 실시예들을 설명하였다. 상기 실시예들은 서로 독립적으로 적용 할 수도 있고, 본 발명의 기술적 사상의 범위 내에서 서로 조합되어 다양하게 변형될 수 있다. 본 발명은 절연막의 구조 및 구성물질의 변경 뿐만 아니라 게이트 전극의 변경을 통해서 더욱 더 향상된 작용 및 효과를 얻을 수 있다. 구체적으로 게이트 전극의 일함수를 높여 게이트 전극으로부터 블로킹 절연막으로 이동하는 전하의 터널링 확률을 낮출 수 있다.
도 10은 게이트 전극이 일함수가 높은 금속인 것을 나타낸 에너지 밴드 다이어그램이다.
도 10을 참조하면, 일반적으로 게이트 전극(58)은 n형 불순물로 도우핑된 폴리실리콘(108a)을 사용한다. 통상적으로, n형 도우핑된 실리콘의 일함수는 4.0 eV 정도이다. 본 발명의 실시예들에서 게이트 전극은 n형 도우핑된 실리콘의 일함수인 4.0 eV보다 높은 일함수를 가지는 물질(108b)을 포함한다. 일함수가 4.0 eV보다 높은 물질을 블로킹 절연막(56)과 접하는 부분에 형성함으로써 게이트 전극에 대한 블로킹 절연막의 전위 장벽을 높여 게이트 전극으로부터 블로킹 절연막을 통과하는 전하의 터널링 확률을 낮출 수 있다. 따라서, 터널 절연막(52)을 통한 전하의 이동 확률이 블로킹 절연막(56)을 통한 전하의 이동 확률에 비해 더 높기 때문에 낮은 기입 및 소거 전압, 빠른 기입 및 소거 특성 및 기입 문턱전압과 소거 문턱 전압 차이의 증가 효과를 기대할 수 있다.
일함수가 4.1 eV보다 높은 물질로서 Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co 및 Cr, Al 등의 금속을 예로 들 수 있고, 이들을 포함하는 실리사이드막도 4.1 eV보다 높은 일함수를 가진다. 금속 실리사이드는 게이트 전극의 전체를 구성할 수도 있다. 게이트 전극은 이들 금속 물질로 이루어진 도전막들이 적층된 구조일 수 있다.
4.1 eV보다 높은 일함수를 가지는 물질은 이상의 나열된 금속 및 금속 실리사이드에 제한되지 않고, 이들 금속 및 금속 실리사이드는 예시에 지나지 않는다. 예컨대, 상기 나열된 금속 및 금속 실리사이드 이외에도 불순물이 도우핑된 반도체도 4.0 eV 보다 큰 일함수를 가질 수 있다. 도 11을 참조하면, p형 불순물로 도우핑된 실리콘 또는 실리콘 게르마늄(108c)은 페르미 준위가 전도대보다 가전자대에 가깝기 때문에 높은 일함수를 가진다. 게이트 전극(58)에 대한 블로킹절연막(56)의 일함수 차이가 클 수록 전하가 느끼는 장벽이 강해져 전하의 터널링 확률이 낮아진다.
본 발명에서 전하저장절연막은 실리콘산화막보다 유전율이 높은 물질을 적어도 한층 포함하고 절연막으로만 구성된 것을 예시하였다. 그러나, 본원발명의 기술적 사상을 벗어나지 않는 한도 내에서 상기 전하저장절연막은 도전막을 일부분 포함할 수도 있다.
도 12는 도전막을 포함하는 전하저장절연막을 가지는 비휘발성 기억소자를 나타낸 단면도이다.
도 12를 참조하면, 전하저장절연막은 절연막(24)에 의해 절연된 도전체(204c)를 더 포함할 수 있다. 상기 도전체(204c)는 수 나노 크기의 도트 형태일 수 있고, 전하저장절연막 내에 균일하게 분포되어 있을 수 있다. 도트 형태의 도전체 (204c)는 금속 또는 도우핑된 반도체일 수 있고, 화학기상증착 또는 원자층증착을 이용하여 초기 씨드층이 형성된 상태에서 중단하여 형성할 수 있다.
본 발명에 따른 비휘발성 기억소자는 터널절연막을 통한 전하의 터널링 확률이 블로킹 절연막을 통한 전하의 터널링 확률보다 높기 때문에 다양한 기입, 독출 및 소거 방법에 의해 동작할 수 있고, 기입 문턱전압의 한계값과 소거 문턱전압의 한계값의 차이가 크기 때문에 복수의 데이터 비트를 기입하고 독출할 수 있다.
도 13a 내지 도 16a는 본 발명에 따른 비휘발성 기억소자의 기입 방법의 실시예들을 나타낸 도면이고, 도 13b 내지 도 16b는 본 발명에 따른 비휘발성 기억소자의 소거 방법의 실시예들을 나타낸 도면이다.
도 13a 및 도 13b를 참조하면, 이 소자의 동작방법은 F-N터널링에 의해 터널절연막에 전자를 주입하는 기입 동작과 F-N터널링에 의해 터널절연막에 저장된 전자를 방출하는 소거 동작을 포함한다. 전자의 이동방향과 반대방향으로 이동하는 정공의 흐름도 있을 수 있다.
전하저장절연막에 전자를 주입하기 위하여 게이트 전극(320)에 양의 기입 전압(Vg)을 인가하고, 기판에 접지 전압 또는 음의 전압을 인가하며, 제 1 확산영역(310s) 및 제 2 확산영역(310d)은 접지하거나 플로팅시킨다. 기입 전압(Vg)에 의해 터널절연막에 전계가 형성되면 제 1 확산 영역(310s) 및 제 2 확산 영역(310d) 사이의 기판에 정의된 채널 영역으로부터 전자가 전하저장절연막으로 이동한다. 이 때, 터널절연막을 통하여 전하저장절연막에 저장된 정공이 기판(300)으로 터널링될 수 있다.
본 발명의 비휘발성 기억소자는 터널절연막에 형성되는 전계의 최소값이 블로킹 절연막에 형성되는 전계의 최소값보다 크기 때문에 전하저장절연막에 전자가 쌓여 전자의 포텐셜이 높아지더라도 그 임계값이 크기 때문에 기입 문턱전압의 한계값을 높일 수 있고, 소정의 기입 문턱전압에 도달하는 시간을 단축할 수 있다.
전하저장절연막에 주입된 전자를 방출하거나, 정공을 전하저장절연막에 주입하여 전체 전하량을 낮추기 위하여 게이트 전극(320)에 음의 기입 전압(Vg)을 인가하고, 기판에 접지 전압 또는 양의 전압을 인가하며, 제 1 확산 영역(310s) 및 제 2 확산 영역(310d)를 플로팅시킨다. 기입 동작과 반대로 전자는 전하저장절연막으로부터 기판으로 터널링되고, 정공은 기판으로부터 전하저장절연막으로 터널링된다. 물론 이 과정에서도 터널절연막에 형성되는 최소전계가 블로킹절연막에 인가되는 최소전계보다 강하기 때문에 블로킹절연막을 통하여 게이트 전극으로부터 전자가 전하저장절연막으로 이동하더라도 터널절연막을 통하여 기판으로 방출되는 전자의 양이 많기 때문에 소거 문턱전압을 빠르게 감소시킬 수 있고, 소거 문턱전압의 한계값이 낮아질 수 있다.
결과적으로, 소정의 문턱전압 레벨을 기입 상태 및 소거 상태로 설정하는 경우, 그 상태에 도달하는 시간을 단축시켜 기입 및 소거 속도를 빠르게 할 수 있다. 또한, 기입 문턱전압의 한계값과 소거 문턱 전압의 한계값의 차이가 크기 때문에 이들 한계값 사이에 임의의 문턱전압값을 다수 설정하여 각각의 문턱전압값에 대응되는 데이터 비트를 부여함으로써 다치형 비휘발성 기억소자를 구현할 수 있다.
기입 및 소거 과정에서의 기판 및 게이트에 인가되는 전압을 살펴보면, 예컨 대, 기입 과정에서는 게이트 전극에 12 볼트 내지 30 볼트를 인가하고 기판을 접지하거나, 게이트 전극에 10 볼트를 인가하고 기판에 -2 볼트 내지 -20 볼트를 인가할 수 있고, 소거 과정에서는 이와 반대로 게이트 전극에 -12 볼트 내지 -30 볼트를 인가하고 기판을 접지하거나, 게이트 전극에 -10 볼트를 인가하고 기판에 2 볼트 내지 20 볼트를 인가할 수 있다.
도 14a 및 도 14b는 확산 영역에 인접한 부분의 전하저장절연막에 각각 데이터를 저장할 수 있는 방법을 설명하기 위한 것이다. 이 방법은 채널 영역에 수평 전계를 형성하는 것과 터널절연막을 가로지르는 수직 전계를 형성하는 것을 포함한다. 수평 전계에 의해 가속된 전자는 고에너지 상태에서 고전압이 인가된 확산 영역 부근에서 수직 전계에 의해 터널절연막을 통하여 전하저장절연막으로 주입된다. 고에너지 상태의 전자가 터널절연막의 전위장벽을 넘어서 전하저장절연막에 저장되기 때문에 F-N 터널링에 비해 낮은 전계에서도 전자의 주입이 가능하다. 따라서, 채널 핫 전아 주입 방법(CHE)에 의해 기입 시에는 블로킹 절연막에 형성되는 최소 전계에 비해 터널절연막에 형성되는 최소 전계가 더 높거나 낮아도 기입 전압이 낮으며 기입 속도 및 기입 문턱전압의 한계값도 높일 수 있다. F-N 터널링에 의한 전하의 이동은 게이트전극과 기판 사이에 12 볼트 내지 30 볼트의 기입 전압이 요구되는데 비해 고에너지 상태의 열 전자를 주입하면 10 볼트 내외의 낮은 기입 전압으로도 전자의 주입이 가능하다.
도 14a를 참조하면, 기입 동작에서 게이트 전극(320)에 양의 기입 전압을 인가하고, 제 1 확산 영역(310s)에는 접지전압을 인가하고, 제 2 확산 영역(310s)에 는 양의 전압을 인가한다. 또한 기판에는 접지전압 또는 음의 전압을 인가하며, 게이트 전극(320) 하부에 형성된 채널 영역을 통하여 제 1 확산 영역(310s)으로부터 제 2 확산 영역(310d)로 이동하는 전자는 제 2 확산 영역(310d) 부근에서 고에너지 상태가 되고, 상기 터널절연막을 가로지르는 수직 전계에 의해 상기 터널절연막의 전위장벽을 넘어 전하저장절연막으로 주입된다. 주입된 전자는 전하저장절연막의 트랩 준위에 포획되어 제 2 확산 영역(310d) 부근의 전하저장절연막에 데이터 저장 영역이 형성된다. 제 1 확산 영역(310s)과 제 2 확산 영역(320d)에 인가되는 전압을 서로 바꾸어 제 1 확산 영역(310s) 부근에 전하저장절연막에도 전자를 주입할 수 있다. 즉, 이 실시예에 따르면 제 1 확산 영역(310s)와 제 2 확산 영역(310d) 부근에 각각 독립된 데이터 저장 영역이 형성된다. 데이터 저장 영역에 저장된 전자에 의해 그 하부의 채널 영역을 반전하기 위한 게이트 전압이 변경된다. 즉, 채널 영역의 중앙 부분의 문턱전압은 고정되지만, 데이터 저장 영역 하부의 문턱전압은 저장된 전하에 따라 변경된다. 따라서, 어느 하나의 데이터 저장 영역만을 사용하여 1 비트의 정보를 저장하거나, 양쪽의 데이터 저장영역을 사용하여 2 비트의 정보를 저장할 수도 있다.
도 14b를 참조하면, 이 소자의 소거 동작은 게이트 전극에 음의 소거 전압을 인가하여 블로킹 절연막에 형성되는 최소 전계에 비해 높은 최소 전계를 터널절연막에 형성하여 전하저장절연막에 저장된 전자를 F-N 터널링에 의해 터널절연막을 통하여 기판으로 방출하거나, F-N 터널링에 의해 정공을 전하저장 절연막에 주입한다. 2 비트의 정보를 저장하는 경우에는 2비트의 정보를 함께 소거할 수 있다.
도 15a 및 도 15b는 2 비트 정보 중 어느 하나의 비트를 선택적으로 기입하고 소거할 수 있는 동작 방법을 설명하기 위한 도면이다.
도 15a를 참조하면, 이 소자의 기입 방법은 도 14a에서 설명된 기입방법과 같이 고에너지 상태의 전자를 터널절연막의 전위장벽을 넘어 전하저장절연막에 주입한다. 제 1 확산 영역(310s)와 제 2 확산 영역(310d)에 인가되는 전압을 서로 바꾸어 제 1 확산 영역(310s) 및 제 2 확산 영역(310d) 부근에 각각 1 비트씩 저장할 수 있는 데이터 저장 영역이 형성된다.
도 15b를 참조하면, 이 실시예의 소거동작은 전자가 저장된 전하저장절연막에 정공을 주입하여 데이터 저장영역 하부의 채널영역의 문턱전압을 낮추는 것이 특징이다. 제 2 확산 영역(310d)에 기판에 대해 양의 소거 전압(Vd)을 인가하고, 게이트 전극(320)은 접지하거나 음의 전압(Vg)을 인가한다. 제 2 확산 영역(310d)에 걸린 높은 소거 전압(Vd)에 의해 터널절연막에 인접한 기판의 표면부근에서 밴드간 터널링에 의해 열정공이 발생하고, 터널절연막을 가로지르는 수직 전계에 의해 상기 열정공이 전하저장절연막으로 주입되어 데이터 저장 영역에 저장된 정보를 소거한다. 이 때, 제 1 확산 영역(310s)은 접지하거나 플로팅시킬 수 있다. 제 2 확산 영역(310d) 부근의 데이터 저장 영역에 저장된 정보를 소거하는 것과 마찬가지로, 제 1 확산 영역(310s)과 제 2 확산 영역(310d)에 인가되는 전압을 서로 바꾸어 제 1 확산 영역(310s) 부근의 데이터 저장 영역에 저장된 정보를 소거할 수 있다.
도 15a 및 도 15b의 동작방법은 양쪽의 데이터 저장 영역에 1 비트씩 2 비트 를 저장하는 것에 국한되지 않고 어느 하나의 데이터 저장 영역에만 데이터를 저장하는 경우에도 적용될 수 있고, 양쪽의 데이터 저장 영역에 저장된 정보를 독립적으로 소거할 수 있는 잇점이 있다.
도 16a 및 도 16b는 기입된 전하의 소거 속도를 더욱 증가시킬 수 있는 방법을 설명하기 위한 도면이다.
도 16a를 참조하면, 도 14a 및 도 15a에서 설명되어진 것과 마찬가지로 확산 영역 부근의 전하저장절연막에 전자를 주입하여 어느 하나의 확산 영역 부근의 데이터 저장 영역에만 1 비트를 저장하거나, 양쪽의 데이터 저장 영역에 각 각 1비트씩 저장하여 전체적으로 2 비트를 저장한다.
도 16b를 참조하면, 이 실시예의 소거 동작은 확산 영역에서 발생한 열 정공을 전하저장절연막에 주입하는 것과 F-N 터널링에 의해 전하저장절연막에 저장된 전자를 기판으로 방출하는 것을 병행하는 것이 특징이다. 데이터 저장 영역에 저장된 전자는 기판에 대해서 게이트 전극에 음의 소거 전압을 인가하여 F-N 터널링에 의해 터널절연막을 통하여 기판으로 방출된다. 터널절연막에 형성되는 최소 전계보다 블로킹 절연막에 형성되는 최소 전계가 낮더라도 블로킹 절연막을 통한 전하의 터널링 확률은 존재하기 때문에 문턱 전압의 하강이 제한될 수 있다. 그러나, 이 실시예에서는 F-N 터널링에 의해 저장된 전자를 소거하고, 추가적으로 확산 영역 부근의 기판에서 열 정공을 전하저장 절연막으로 주입함으로써 문턱 전압의 하강이 제한되는 것을 극복할 수 있다.
구체적으로, 음의 소거 전압을 게이트 전극(320)에 인가하고, 제 1 확산 영 역(310s) 및 제 2 확산 영역(310d)를 플로팅시켜 기판으로부터 전하저장절연막으로 정공을 터널링시키고, 전하저장절연막으로부터 기판으로 전자를 터널링시킨다. 이와 동시에 또는 번갈아서 도 15b에서와 마찬가지로 게이트 전극을 접지하거나 음의 전압을 인가하고 소거하고자 하는 데이터 저장 영역 부근의 확산 영역에 양의 소거 전압을 인가하여 전하저장절연막으로 정공을 주입한다. 양쪽의 데이터 저장 영역에 전자가 저장되어 있는 경우에는 제 1 확산 영역(310s) 및 제 2 확산 영역(310d) 모두에 소거 전압을 인가한다.
이상의 실시예에서는 전하저장절연막에 전자를 주입하거나 정공을 제거하는 것이 기입 동작, 전하저장절연막으로부터 전자를 방출하거나 정공을 전하저장절연막으로 주입하는 것을 소거 동작이었다. 이와 반대로 전하저장절연막에 정공을 주입하거나 전자를 전하저장절연막으로부터 방출하는 것을 기입 동작, 전하저장절연막에 전자를 주입하거나, 정공을 전하저장절연막으로부터 방출하는 것을 소거 동작으로 할 수도 있다.
이 실시예에서 소거 과정을 예로 들면, 게이트 전극에 -9 볼트, 기판에 5 볼트를 인가하고 소거하고자 하는 데이터 저장 영역 부근의 확산 영역에는 0 볼트를 인가하고 소거하지 않는 데이터 저장 영역 부근의 확산 영역은 플로팅하여 F-N 터널링과 열 정공 주입을 병행하여 소거할 수 있다.
본 발명에 따른 비휘발성 기억소자는 터널절연막에 형성되는 최소 전계보다 블로킹 절연막에 형성되는 최소 전계가 낮기 때문에 게이트 전극 및 기판에 전압이 인가되어 그들 사이에 전위차가 형성될 때 터널절연막을 통한 전하의 터널링 확률 이 블로킹 절연막을 통한 전하의 터널링 확률보다 높다. 따라서, 본 발명에서 기입 문턱전압의 한계치 및 소거 문턱전압의 한계치의 차이가 크고, 소정의 문턱전압을 기입 및 소거 상태로 정의할 때 기입 속도 및 소거 속도가 빠르며, 기입 및 소거 전압을 낮출 수 있는 효과가 있다. 또한, 고에너지 상태의 열 전하 주입에 의해 터널링절연막을 통해 전하가 이동하는 경우에는 블로킹 절연막을 통해 전하가 터널링되는데 필요한 전계보다 낮은 전계로도 충분하기 때문에 상기 효과는 더욱 증대될 수 있다.
도 17은 비휘발성 기억소자의 소거시간에 따른 문턱전압의 변화를 나타낸 그래프이다. 그래프에서 실선은 본 발명에 따른 비휘발성 기억소자의 문턱전압 변화이고, 점선은 종래의 비휘발성 기억소자의 문턱전압 변화이다.
도 17을 참조하면, 비휘발성 기억소자는 제조가 완료된 이후 UV와 같이 극성을 띠지 않는 강한 에너지를 조사하여 전하저장절연막 내에 존재하는 전하를 제거한다. 이 상태를 초기상태라고 하고, 이 때 채널 영역이 반전되는 게이트 전압이 초기 문턱전압(VTi)이다. 기입 동작에 의해 전하저장절연막에 전자가 저장되면 기입 상태가 되고, 이 때 채널 영역이 반전되는 게이트 전압이 기입 문턱전압(VTp)이다. 소거 동작에 의해 기입 상태의 전하저장절연막에 저장된 전자가 제거되거나 주입되는 정공과 저장된 전자가 상쇄되면 소거 상태가 되고, 이 때 채널 영역이 반전되는 게이트 전압이 소거 문턱전압(VTen)이다. 도시된 것과 같이, 종래의 비휘발성 기억소자는 소거 문턱 전압(VTe1)에 도달하는데 T1의 시간이 소요된다. 이에 비해 본 발 명에 따른 비휘발성 기억소자는 소거 문턱 전압(VTe1)에 도달하는데 T2의 시간이 소요되어 종래에 비해 소거 속도가 빠르다. 또한, 소거 시간에 따른 문턱전압의 변화가 급격히 감소되는 지점을 소거 문턱전압의 임계값으로 정의할 때 동일한 기입 문턱전압(VTp)에서 출발하더라도 본 발명에 따른 비휘발성 기억소자의 임계값이 더 낮다. 따라서, 종래의 비휘발성 기억소자의 소거 문턱 전압(VTe1) 보다 낮은 전압(VTe2)을 소거 문턱전압으로 정의할 수 있어 기입 문턱전압과 소거 문턱전압의 차이를 증가시킬 수 있다.
채널 영역이 반전되는 게이트 전압이 변화된다는 것은 전하저장절연막에 저장된 전하에 의해 전위 상태가 변화되는 것을 의미한다. 따라서, 기입 문턱전압의 한계값에 해당되는 전위상태와 소거 문턱전압의 한계값에 해당되는 전위상태 사이에 다수의 불연속적인 전위상태를 정의하여 각각의 전위상태에 데이터 비트를 부여할 수 있다.
도 18은 다수의 불연속적인 전위상태에 각각 데이터 비트를 부여하여 문턱전압에 따른 데이터 비트를 나타낸 그래프이다.
도 18을 참조하면, 초기 상태의 문턱전압, 즉 초기 문턱 전압으로부터 전압이 증가하면서 불연속적인 문턱전압의 상태를 다수 정의한다. 초기 문턱 전압으로부터 단위전압 높아지는 순으로 데이터 '00', '01', '10' 및 '11'을 부여하여 하나의 데이터 저장 영역에 2 비트씩 저장할 수 있다. 본 발명은 문턱전압에 따라 하나의 데이터 저장 영역에 2 비트씩 저장하여 채널 영역 양측의 확산 영역 부근에 위 치하는 하나의 데이터 저장 영역에 각각 2 비트씩 저장하여 하나의 기억 셀에서 4 비트를 저장할 수 있는 다치형 비휘발성 기억소자를 제공할 수 있다.
도 14a 내지 도 16a 및 도 14b 내지 도 16b에서 설명된 것과 같이, 본 발명은 채널 영역 양측의 확산 영역 중 어느 하나를 선택하여 그 부근의 전하저장절연막에 데이터 영역을 형성하여 양측의 확산 영역 부근의 전하저장절연막에 데이터 영역을 형성하여 기입 및 소거 동작에 의해 데이터를 저장할 수 있다. 전하저장절연막의 전위상태는 그 하부의 채널 영역이 반전되는 문턱전압을 변경하기 때문에 소정의 읽기 전압을 게이트 전극에 인가하여 채널 영역의 반전 여부에 따라 데이터값을 읽을 수 있다.
도 19a 및 도 19b는 본 발명에 따른 비휘발성 기억소자의 읽기 방법을 설명하기 위한 도면.
도 19a를 참조하면, 게이트 전극(320)에 양의 게이트 전압을 인가하고, 제 1 확산 영역(310s)에는 접지 전압을 인가하고, 제 2 확산 영역(310d)에는 양의 일기 전압을 인가하여 제 2 확산 영역(310d) 부근의 데이터 저장 영역(D2)에 저장된 정보를 읽는다. 이 때, 읽기 전압은 상기 데이터 저장 영역(D2)에 전자가 저장된 상태의 문턱전압, 즉 기입 문턱 전압과, 상기 데이터 저장 영역(D)에서 전자가 제거된 상태의 소거문턱 전압 즉, 소거 문턱 전압 사이의 전압이다. 따라서, 읽기 전압이 인가될 때 상기 데이터 저장 영역(D2) 하부의 채널이 반전되면 소거 상태, 채널이 반전되면 기입 상태이다. 이 때, 확산 영역에 인가된 전압에 의해 확산 영역의 공핍층이 상기 데이터 저장 영역(D2)의 하부까지 확장되지 않는 것이 바람직하다.
도 19a의 읽기 방법은 데이터 저장 영역(D) 부근의 확산 영역에 고전압을 인가하여 채널 영역을 통해 흐르는 전류를 측정하여 데이터를 판독한다. 그런데, 데이터 저장 영역(D) 하부의 채널 길이가 짧아지면 수평 전계에 의해 이동하는 전자가 짧은 채널 영역을 통과하여 전류가 흐르는 경우도 발생할 수 있고, 채널 영역 양측에 데이터 저장 영역을 두고 각각 데이터를 저장하는 경우에는 채널 영역의 반전이 다른 데이터 저장 영역에 의해 영향을 받기 때문에 다수의 데이터 저장 영역을 가지는 다치형 비휘발성 기억소자에는 사용이 제한된다.
도 19b는 데이터 저장 영역 하부의 채널 길이가 짧더라도 이 채널 영역을 통과하여 전류가 흐르는 것이 억제할 수 있고, 양 쪽의 데이터 저장 영역에 각각 데이터를 저장할 수 있는 다치형 비휘발성 기억소자에도 적용할 수 있는 읽기 방법을 설명하기 위한 도면이다.
도 19b를 참조하면, 이 읽기 방법은 게이트 전극(300)에 기판에 대해 양의 읽기 전압(Vg)을 인가하고, 제 1 확산 영역(310s)에는 게이트 전극(300)에 대해 양의 전압을 인가하고, 제 2 확산 영역(310d)에는 게이트 전극(300)에 대해 음의 전압을 인가하여 제 2 확산 영역(310d) 부근의 데이터 저장 영역(D2)에 저장된 정보를 읽는다. 상기 읽기 전압은 기입 문턱 전압과 소거 문턱 전압의 중간값이다. 상기 제 1 확산 영역(310s)에 인가된 전압에 의해 상기 제 1 확산 영역(310s)과 기판(300)의 접합면의 공핍층이 상기 제 1 확산 영역(310s) 부근의 데이터 저장 영역(D1)까지 확장되어 데이터 저장 영역(D1)은 채널 영역의 반전에 영향을 미치지 않는다. 판독하고자 하는 데이터 저장 영역(D2) 하부의 채널 영역에서는 채널 영역을 통해 흐르는 전자가 이 영역을 통과하여 제 1 확산 영역(310s)로 이동하는 것이 억제된다. 이와 같은 방법으로 제 1 확산 영역(310s) 및 제 2 확산 영역(310d)의 전압을 서로 바꾸어 채널 영역 양측의 데이터 저장 영역(D1, D2)에 저장된 정보를 읽을 수 있다. 하나의 데이터 저장 영역에 2비트의 정보를 저장하는 경우에는 각각의 비트에 대응되는 문턱전압 레벨 사이의 게이트 전압을 인가하여 정보를 읽을 수 있다.
본 발명에 따른 비휘발성 기억소자의 모든 기입 과정은 기입(program) 및 확인(verify)을 반복적으로 실시하여 기입 문턱 전압을 조절할 수 있다. 즉, 단위 시간 동안 소정의 기입 전압으로 전하저장절연막에 전하를 주입하고, 문턱 전압을 측정하여 기입 문턱 전압에 도달하지 않은 경우 단위 전압 만큼 증가된 기입 전압을 인가하여 전하를 주입하고 문턱 전압을 측정하는 과정을 반복하여 원하는 기입 문턱 전압에 도달한 경우 기입 과정을 중단한다. 기입 과정 뿐만 아니라 소거 과정에서도 소거 및 확인 사이클을 반복하여 원하는 소거 문턱 전압에 도달할 수 있다. 문턱 전압은 문턱 전압을 확인하기 위한 확인 전압(verify voltage)을 게이트 전극에 인가했을 때 채널 영역의 반전 여부로 확인할 수 있다.
상술한 것과 같이 본 발명에 따르면, 블로킹 절연막에 형성되는 최소 전계에 비해 터널 절연막에 형성되는 최소 전계가 더 작기 때문에 터널절연막을 통해 이동하는 전하량은 높이고, 블로킹 절연막을 통해 이동하는 전하량은 낮출 수 있다. 그 결과, 기입 문턱전압의 한계값과 소거 문턱전압의 한계값의 차이가 크고, 기입 및 소거 시간이 짧고, 데이터 유지 특성이 우수한 비휘발성 기억소자를 제공할 수 있다. 또한, 기입 문턱 전압의 한계값과 소거 문턱 전압의 한계값의 차이가 크기 때문에 이들 사이에 복수의 문턱전압을 정의하여 각각의 문턱전압에 데이터 비트를 부여하여 다치형 비휘발성 기억소자를 구현할 수 있다.
Claims (23)
- 반도체 기판 상에 형성된 게이트 전극;상기 게이트 전극과 상기 반도체 기판 사이에 차례로 적층되어 개재된 다층의 터널 절연막, 전하저장절연막 및 다층의 블로킹 절연막;상기 게이트 전극 양측의 기판 내에 각각 형성된 제 1 및 제 2 확산 영역을 포함하되,상기 게이트 전극 및 상기 반도체 기판에 전압을 인가하여 그들 사이에 전위차가 형성될 때 터널 절연막 내의 최소 전계는 블로킹 절연막 내의 최소 전계보다 강한 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 블로킹 절연막은 상기 터널 절연막에서 가장 높은 유전율을 가지는 절연막보다 더 높은 유전율을 가지는 절연막을 적어도 한층 포함하는 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 블로킹 절연막에서 가장 높은 유전율을 가지는 절연막의 두께는 상기 터널 절연막에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼운 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 블로킹 절연막 또는 상기 터널 절연막은 각각 Al2O3, 하프늄 알루미네이트, 하프늄 실리케이트로 이루어진 절연막을 적어도 한층 포함하는 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 4에 있어서,상기 블로킹 절연막에서 가장 높은 유전율을 가지는 절연막의 두께는 상기 터널 절연막에서 가장 높은 유전율을 가지는 절연막의 두께보다 두꺼운 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 전하저장절연막은 상기 블로킹 산화막의 유전율과 동일하거나, 더 큰 물질을 가지는 절연막을 적어도 한층 포함하는 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 6에 있어서,상기 전하저장절연막은 하프늄 알루미네이트, 하프늄 실리케이트로 이루어진 절연막을 적어도 한층 포함하는 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 전하저장절연막 내에 SiGe, Si 및 금속으로 이루어진 도트(dot)형상의 절연된 도전체가 포함된 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 블로킹 절연막 및 상기 전하저장절연막은 각각 하프늄 알루미네이트, H하프늄 실리케이트로 이루어진 절연막을 적어도 한층 포함하되, 상기 블로킹 절연막 및 상기 전하저장절연막에 모두 포함된 절연막의 하프늄 조성비는 상기 상기 블로킹 절연막보다 상기 전하저장절연막에서 더 높은 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 블로킹 절연막에 접하는 부분의 게이트 전극은 4.0 eV보다 큰 일함수를 가지는 도전막인 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 10에 있어서,상기 블로킹 절연막에 접하는 부분의 게이트 전극은 p형 실리콘, p형 실리콘게르마늄, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi, AlSi로 이루어진 도전막인 것을 특징으로 하는 비휘발성 기억소자.
- 청구항 1에 있어서,상기 터널 절연막은 25Å보다 두꺼운 실리콘 산화막을 포함하거나, 실리콘산화질화막(SiON), 표면에 질화된 실리콘산화막 또는 기판과 접하는 면이 질화된 실리콘산화막을 포함하는 것을 특징으로 하는 비휘발성 기억소자.
- 상기 게이트 전극과 상기 기판 사이에 전압을 인가하여 전위차를 형성하여 상기 블로킹 절연막 내의 최소 전계보다 상기 터널 절연막 내의 최소 전계를 더 강하게 형성하여 상기 전하저장절연막에 전하를 저장하거나 저장된 전하를 제거하는 것을 특징으로 하는 청구항 1의 비휘발성 기억소자의 동작 방법.
- 청구항 13에 있어서,상기 게이트 전극에 상기 채널 영역이 반전되는 전압을 인가하고,상기 제 1 확산 영역 및 상기 제 2 확산 영역 중 어느 하나에는 접지 전압을 인가하고, 다른 하나에는 양의 전압을 인가하고 다른 하나에는 상기 게이트 전극에 대해 양의 전압을 인가하여,양의 전압이 인가된 확산 영역 부근의 채널 영역으로부터 상기 터널 절연막 을 통하여 상기 전하저장절연막에 전자를 주입하는 기입 방법을 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14에 있어서,상기 제 1 확산 영역 및 상기 제 2 확산 영역에 인가되는 전압을 치환하여, 상기 제 1 또는 제 2 확산 영역에 인접한 부분 중 전자가 저장되지 않은 부분에 전자를 주입하는 기입 방법을 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14에 있어서,상기 음의 소거 전압을 상기 게이트 전극에 인가하고 제 1 및 제 2 확산 영역은 플로팅시켜,상기 전하저장절연막에 저장된 전자를 상기 터널 절연막을 통하여 채널 영역으로 방출하거나, 정공을 전하 저장 절연막에 주입하는 소거 방법을 더 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14에 있어서,전자가 저장된 부분의 전하저장절연막에 인접한 확산 영역에는 양의 소거 전압을 인가하고 전자가 저장되지 않은 부분의 전하저장절연막에 인접한 확산 영역은 플로팅시켜,소거 전압이 인가된 확산 영역의 공핍층으로부터 상기 전하저장절연막으로 상기 터널 절연막을 통하여 열 정공(hot hole)을 주입하는 소거 방법을 더 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14에 있어서,음의 소거 전압을 상기 게이트 전극에 인가하고,전자가 저장된 부분의 전하저장절연막에 인접한 확산 영역에는 양의 소거 전압을 인가하고 전자가 저장되지 않은 부분의 전하저장절연막에 인접한 확산 영역은 플로팅시켜,양의 소거 전압이 인가된 확산 영역의 공핍층으로부터 상기 전하저장절연막으로 상기 터널 절연막을 통하여 열 정공을 주입하는 동시에, 상기 전하저장절연막에 저장된 전자를 상기 터널 절연막을 통하여 채널 영역으로 방출하는 소거 방법을 더 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14에 있어서,(1) 음의 소거 전압을 상기 게이트 전극에 인가하고 제 1 및 제 2 확산 영역은 플로팅시켜, 상기 전하저장절연막에 저장된 전자를 상기 터널 절연막을 통하여 채널 영역으로 방출하는 단계; 및(2) 전자가 저장된 부분의 전하저장절연막에 인접한 확산 영역에는 양의 소거 전압을 인가하고 전자가 저장되지 않은 부분의 전하저장절연막에 인접한 확산 영역은 플로팅시켜, 소거 전압이 인가된 확산 영역의 공핍층으로부터 상기 전하저 장절연막으로 상기 터널 절연막을 통하여 열 정공(hot hole)을 주입하는 단계를 포함하되, 상기 (1) 및 (2) 단계를 교대로 실시하는 소거 방법을 포함하는 비휘발성 기억소자의 동작방법.
- 청구항 14 내지 청구항 19 중 어느 하나의 항에 있어서,상기 게이트 전극에 양의 읽기 전압을 인가하고,상기 제 1 확산 영역 및 상기 제 2 확산 영역 중 어느 하나에는 접지 전압을 인가하고 다른 하나에는 양의 전압을 인가하여,상기 게이트 전극에 대해 접지 전압이 인가된 확산 영역 부근의 전하저장절연막에 저장된 전하의 유무를 판단하는 읽기 방법을 포함하는 비휘발성 기억소자의 동작 방법.
- 청구항 14 및 청구항 15 중 어느 하나의 항에 있어서,(1) 상기 전하저장절연막에 저장된 전하량에 따른 4개의 불연속적인 전위 상태를 정의하는 단계;(2) 상기 게이트 전극에 인가되는 기입 전압을 인가하는 단계;(3) 선택된 전하저장절연막의 전위 상태에 따라 상기 채널 영역이 반전되는 전압을 게이트 전극에 인가하여 상기 채널 영역의 반전 여부를 확인(verify)하는 단계;상기 채널 영역이 반전될 때까지 기입 전압의 절대값을 단위 전압 만큼 점차 적으로 높이면서 (2) 및 (3) 단계를 반복적으로 실시하고, 상기 채널 영역의 반전이 확인되면 기입을 중단하는 것을 특징으로 하는 비휘발성 기억소자의 동작 방법.
- 제 21 항에 있어서,상기 4개의 불연속적인 전위 상태 각각에 데이타 비트를 부여하고,전하저장절연막의 전위 상태에 따라 상기 채널 영역을 반전시킬 수 있는 읽기 전압을 상기 게이트 전극에 인가하여 상기 채널 영역의 반전여부에 따라 상기 데이타 비트를 판독하는 비휘발성 기억소자의 동작 방법.
- 청구항 13에 있어서,양의 기입 전압을 상기 게이트 전극에 인가하고 상기 기판에 음의 전압 또는 접지 전압을 인가하며, 상기 제 1 확산 영역 및 상기 제 2 확산 영역은 플로팅시켜, 상기 터널절연막을 통하여 상기 채널 영역으로부터 상기 전하저장절연막으로 전자를 주입하는 기입 방법; 및음의 소거 전압을 상기 게이트 전극에 인가하고, 상기 기판에 양의 전압 또는 접지전압을 인가하며, 상기 제 1 확산 영역 및 상기 제 2 확산 영역은 플로팅시켜 상기 터널절연막을 통하여 상기 전하저장절연막에 저장된 전자를 상기 채널 영역으로 방출하는 소거 방법을 포함하는 비휘발성 기억소자의 동작방법.
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