KR100744012B1 - 다치형 비휘발성 기억 장치 - Google Patents
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Abstract
다치형 비휘발성 기억 장치를 제공한다. 이 장치는 소오스 영역 및 드레인 영역 사이의 기판 상에 형성된 게이트 전극과, 게이트 전극과 기판 사이에 개재된 터널절연막 및 블로킹 절연막과, 터널 절연막과 블로킹 절연막 사이에 적층된 복수층의 전하저장층을 포함한다. 전하저장층들 사이에는 장벽 절연층이 각각 개재되어 있다. 본 발명에서 기판으로 부터 게이트 전극으로 향할수록 전하저장층들 사이에 개재된 장벽절연층의 터널링 확률이 낮은 것이 특징이다.
멀티비트, 다치형, 비휘발성, SONOS
Description
도 1은 종래기술에 따른 다치형 비휘발성 기억 장치의 단면도
도 2는 본 발명의 바람직한 실시예에 따른 다치형 비휘발성 기억 장치의 단면도
도 3은 본 발명의 바람직한 실시예에 따른 다치형 비휘발성 기억 장치의 에너지 밴드 다이어그램
도 4a 내지 도 4d는 본 발명에 따른 다치형 비휘발성 기억 장치의 기입 과정을 설명하기 위한 에너지 밴드 다이어 그램
도 5는 본 발명에 따른 다치형 비휘발성 기억 장치의 문턱 전압 분포를 나타낸 그래프
도 6은 본 발명에 따른 다치형 비휘발성 기억 장치의 기입 방법을 설명하기 위한 순서도
도 7a 및 도 7b는 본 발명에 따른 다치형 비휘발성 기억 장치와 종래기술에 따른 다치형 비휘발성 기억 장치를 비교하기 위한 그래프
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 다수의 데이터 비트를 저장할 수 있는 다치형 비휘발성 기억 장치에 관한 것이다.
비휘발성 기억 장치의 저장 용량을 높이기 위하여 하나의 기억 셀에 다수의 데이터를 저장할 수 있는 다치형 비휘발성 기억 장치가 제안되고 있다. 그 예로 나노크리스탈 또는 절연막을 저장 매체로 사용하는 소노스 또는 나노크리스탈 기억 장치에서 채널 영역 상의 공간적으로 분리된 저장 영역에 전하를 저장하는 2비트 기억장치가 있다. 그러나, 이 구조는 기억 셀 트랜지스터의 채널 길이를 축소하는데 한계를 가져오는 단점이 있다.
다른 구조의 다치형 비휘발성 기억 장치로서 전하가 저장되는 절연막을 적층하고 저장되는 전하에 따른 문턱전압을 일정 구간으로 구분하여 데이터 비트를 부여하는 구조가 있다. 도 1을 참조하면, 종래의 다치형 비휘발성 기억 장치는 기판(6)에 채널 영역을 정의하는 소오스/드레인 영역(5)이 형성되어 있고, 상기 채널 영역 상에 터널절연막(4)과 터널절연막(4) 상에 복수의 다층막(7)이 형성되어 있다. 상기 다층막은 서로 다른 절연막(2, 3)으로 구성되어 있고, 상기 다층막(7) 상에 게이트 전극(1)이 형성되어 있다.
종래의 이 비휘발성 기억 장치는 터널절연막(4) 및 절연막(2)를 터널링하여 절연막(3)에 저장되는 전하에 의한 문턱전압을 일정구간으로 나누어 '00', '01', '10', '11'의 데이터값을 부여하는 2비트의 데이터를 저장할 수 있다. 그러나, 이 구조는 다층막을 터널링하는 전하의 터널링확률이 동일하고 저장된 전하에 의해 데이터가 왜곡되어 문턱전압의 분포가 넓지 않은 문제가 있다. 특히 높은 문턱전압 상태에서 저장된 전하의 누설에 의해 데이터의 왜곡이 더욱 심화된다.
본 발명이 이루고자 하는 기술적 과제는 문턱전압의 분포가 넓고 데이터 식별성이 우수한 다치형 비휘발성 기억 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 터널링 확률이 다른 절연층이 적층된 비휘발성 기억 장치를 제공한다. 이 장치는 소오스 영역 및 드레인 영역 사이의 기판 상에 형성된 게이트 전극과, 게이트 전극과 기판 사이에 개재된 터널절연막 및 블로킹 절연막과, 터널 절연막과 블로킹 절연막 사이에 적층된 복수층의 전하저장층을 포함한다. 전하저장층들 사이에는 장벽 절연층이 각각 개재되어 있다. 본 발명에서 기판으로 부터 게이트 전극으로 향할수록 전하저장층들 사이에 개재된 장벽절연층의 터널링 확률이 낮은 것이 특징이다. 예컨대, 기판으로부터 게이트 전극으로 향할수록 두께가 두꺼운 장벽 절연층이 전하저장층들 사이에 개재되거나, 유전상수가 낮은 장벽 절연층이 전하저장층들 사이에 개재될 수 있다. 물론 기판으로부터 게이트 전극으로 향할수록 두께가 두껍고 유전상수가 낮은 장벽 절연층이 전하저장층들 사이에 개재될 수도 있다. 또한 문턱전압의 변화를 줄이기 위하여 기판으로부터 게이트 전극으로 향할 수록 두꺼운 전하저장층을 형성할 수 있다. 본 발명에 따른 다치형 비휘발성 기억 장치에서 상기 전하저장층은 도전물질로 형성할 수 있고, 각각의 전하저장층에 전하가 저장될 때 변화되는 문턱전압에 따라 각각 데이터 비트를 부여하여 각각의 전하저장층에 1비트의 데이터가 저장될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 다치형 비휘발성 기억 장치의 단면도이다.
도 2를 참조하면, 이 기억 장치는 기판(50)에 형성된 소오스/드레인 영역(52)과, 상기 소오스/드레인 영역들(52) 사이의 기판 상에 형성된 터널절연막(54)와, 상기 터널절연막(54) 상에 형성된 복수층의 전하저장층들(56a, 56b, 56c) 및 상기 전하저장층들(56a, 56b, 56c) 사이에 개재된 장벽 절연층(58, 60)을 포함한다. 최상층의 전하저장층(56c) 상에는 블로킹 절연막(62)와 게이트 전극(64)가 형성되어 있다.
도면에서 전하저장층들은 제 1 전하저장층(56a), 제 2 전하저장층(56b) 및 제 3 전하저장층(56c)의 3층 구조이지만 2층 구조일 수도 있고, 3층구조 이상일 수도 있다. 상기 장벽 절연층은 기판(50)으로부터 게이트 전극(64) 방향으로 제 1 장 벽 절연층(58) 및 제 2 장벽 절연층(60)이라 명할 수 있고, 전하저장층들의 수에 비례하여 증가된다. 즉, 전하저장층의 수를 n이라 할 때 장벽절연층의 수는 n-1이 될 것이다.
기판(50)으로부터 게이트 전극(64)로 방향으로 n+1번째 장벽 절연층은 n번째 장벽 절연층에 비해 전하의 터널링 확률이 낮고, 1번째 장벽 절연층의 터널링확률보다 터널절연막의 터널링 확률이 더 낮은 것이 특징이다. 게이트 전극과 기판 사이에 전압이 인가될 때 장벽 절연층에 배분되는 전압은 다음 [수학식 1]과 같다.
여기서,
Vgate는 기판과 게이트 전극 사이에 인가된 전압, Etox는 터널절연막에 형성된 전계, d는 절연막의 두께, ε은 절연막의 유전상수이고, 기호 tox, ctrl, boxn은 각각 터널절연막, 블로킹 절연막 및 n번째 장벽절연층을 나타낸다.
[수학식 1]에서 전압 강하는 절연막의 유전상수와 두께에 의해 결정되는 것을 알 수 있다.
본 발명의 기억 장치는 n번째 장벽절연층의 터널링확률보다 n+1번째 장벽절연층의 터널링확률이 낮은 구조를 채택하여 전하의 누설과 문턱전압의 분포를 효과적으로 제어할 수 있다. 일반적으로 전하의 터널링확률은 절연막의 두께와 포텐셜 장벽의 높이에 반비례하는 것으로 알려져 있다. 따라서, n번째 장벽절연층보다 n+1번째 장벽절연층에 터널링확률이 높은 절연막을 형성하여 하부에서 상부로 순차적으로 전하저장층에 전하를 저장할 수 있다. 일반적으로 전하의 터널링확률은 절연막의 두께와 포텐셜 장벽의 높이에 반비례하는 것으로 알려져 있다. 따라서, 터널산화막 및 장벽절연층들이 동일한 유전상수를 가지는 경우에는 터널산화막의 두께를 장벽절연층들보다 낮게 형성하고 n번째 장벽절연층에 비해 n+1번째 장벽절연층의 두께를 증가시키고, 터널산화막과 장벽절연층들이 동일한 두께를 가지는 경우 터널산화막보다 높은 유전상수의 물질로 장벽절연층을 형성하고 n번째 장벽절연층의 유전상수에 비해 n+1번째 장벽절연층에 낮은 유전상수를 가지는 절연막을 채택할 수 있다. 바람직하게는 FN터널링과 직접터널링이 적절히 조합되어 장벽절연막들 및 터널산화막을 통한 전하의 터널링을 유발함으로써 문턱전압을 효과적으로 제어할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 다치형 비휘발성 기억 장치의 에너지 밴드 다이어그램이다.
도 3을 참조하면, 이 장치에서 터널절연막(54), 제 1 장벽 절연층(58), 제 2 장벽절연층(60) 및 블로킹절연막(62)의 두께는 각각 d1, d2, d3 및 d4이고, 터널절연막(54), 제 1 장벽 절연층(58) 및 제 2 장벽 절연층(60)의 포텐셜 장벽 높이는 각각 h1, h2, h3이다. 본 발명의 일 실시예에서 상기 터널절연막(54), 상기 제 1 장벽 절연층(58) 및 상기 제 2 장벽절연층(60)은 FN터널링과 직접 터널링이 적절히 조합되어 일어나도록 구성하였다. 도시된 것과 같이, 상기 터널절연막(54)의 두께 (d1)는 상기 제 1 장벽 절연층(58) 및 상기 제 2 장벽 절연층(60)의 두께(d2, d3)보다 얇고, 제 1 장벽 절연층(58)의 두께(d2)는 상기 제 2 장벽절연층의 두께(d3)보다 두껍다. 포텐셜 장벽의 높이는 제 1 장벽 절연층(h2), 제 2 장벽 절연층(h3) 및 터널절연막(h1)의 순서로 높다. 이 구조는 전하의 누설을 방지하고 문턱전압의 분포를 제어하는데 효과적이다. 본 발명에서 상기 기판(50)으로부터 상기 게이트 전극(64)를 향할수록 두께가 두꺼운 전하저장층(56a, 56b, 56c)이 형성되어 있다. 즉, 전하저장층의 두께는 제 1 전하저장층(d11), 제 2 전하저장층(d12) 및 제 3 전하저장층(d13)의 순서로 두껍다.
도 4a 내지 도 4d는 본 발명에 따른 다치형 비휘발성 기억 장치의 기입 과정을 설명하기 위한 에너지 밴드 다이어 그램이다. 이 다이어그램은 FN터널링 및 직접 터널링이 어떻게 조합되어 터널링확률이 조절되는지를 보여준다.
도 4a를 참조하면, 일함수 차에 의한 내부 전계를 무시할 때 게이트 전극(64)에 0V의 전압이 인가될 때 터널절연막(54), 제 1 장벽 절연층(58), 제 2 장벽절연층(60) 및 블로킹절연막(62)의 포텐셜 장벽은 평평하게 형성된다.
도 4b를 참조하면, 게이트 전극(64)에 제 1 기입 전압(V1)을 인가한다. 게이트 전극(64)와 기판(50) 사이의 전위차에 의해 터널절연막(54), 제 1 장벽 절연층(58), 제 2 장벽절연층(60) 및 블로킹절연막(62)의 포텐셜 장벽이 휘어지며, 두께가 얇은 터널절연막(54)를 통하여 기판으로부터 전하가 제 1 전하저장층(56a)로 직접 터널링된다. 이 때, 상기 제 1 장벽 절연층(58)을 통하여 FN터널링이 일어날 수 있으나, FN터널링 확률은 절연층의 두께가 증가함에 따라 현저히 감소하기 때문에 제 1 장벽 절연층(58)의 두께를 두껍게함으로써 상기 제 1 장벽 절연층(58)을 통한 FN터널링확률을 낮출 수 있다.
도 4c를 참조하면, 상기 제 1 기입 전압(V1)보다 높은 제 2 기입 전압(V2)가 인가되면 상기 터널절연막(54)을 통하여 직접터널링이 일어남과 함께 상기 제 1 장벽절연층(58)을 통하여 FN터널링이 일어난다. [수학식 1]에서 보여지는 바와 같이, 각 절연막에 인가되는 전압은 유전상수에 반비례한다. 따라서, 상기 제 1 장벽 절연층(58)에서 전압강하가 현저히 일어나 FN터널링에 의해 제 2 전하저장층(56b)으로 전하가 터널링된다. 상기 제 2 장벽절연층(60)의 유전상수가 상기 제 1 장벽절연층(58)의 유전상수보다 높기 때문에 상대적으로 낮은 전압이 상기 제 2 장벽절연층(60)에 인가되어 상기 제 2 장벽절연층(60)을 통한 전하의 터널링 확률이 낮기 때문에 매우 적은 양의 전하가 제 3 전하저장층(56c)으로 주입된다.
도 4d를 참조하면, 상기 제 2 기입 전압(V2)보다 높은 제 3 기입 전압(V3)를 인가하여 상기 터널링절연막(54)를 통하여 직접터널링이 일어나고, 상기 제 1 장벽절연층(58)을 통하여 FN터널링이 일어남과 동시에 상기 제 2 장벽절연층(60)을 통하여 직접터널링이 일어난다. 상기 제 2 장벽절연층(60)의 유전상수가 낮더라도 상기 제 2 장벽절연층(60)의 두께를 적절히 조절하여 직접터널링 확률을 높여 제 3 전하저장층(56c)으로 전하를 주입할 수 있다.
도 5는 본 발명에 따른 다치형 비휘발성 기억 장치의 문턱 전압 분포를 나타낸 그래프이다.
도 5를 참조하면, 제 1 전하저장층(56c), 제 2 전하저장층(56b) 및 제 3 전 하저장층(56c)에 전하가 저장됨에 따라 게이트 전극(64)와 기판(50) 사이에 저장된 전하량이 변화되어 고유의 문턱전압을 나타낸다. 본 발명의 구조는 기입 전압에 따라 제 1 내지 제 3 전하저장층(56a, 56b, 56c)에 저장되는 전자가 불연속적으로 변하기 때문에 각각의 불연속적인 상태에 데이터 "00", "01", "10", "11"을 부여할 수 있다. 이들 데이터 상태는 고유의 읽기 전압(V1, V2, V3)을 인가하여 트랜지스터의 턴온 여부에 따라 판독할 수 있다.
도 6은 본 발명에 따른 다치형 비휘발성 기억 장치의 기입 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 먼저 판독전압 V1, V2, V3을 설정한다(S1). 상기 판독전압은 V1, V2, V3의 순으로 높은 값이고, 각 데이터 값의 분포들 사이의 값으로 설정된다. 먼저 데이터를 판단하고자 하는 기억 셀의 게이트 전극에 전압 V2를 인가한다(S2). 이 때, 기억 셀의 턴온 여부를 판단한다(S3). 전압 V2를 인가하였을 때 기억 셀이 턴온되지 않으면 S4A단계로 이동하고, 기억 셀이 턴온되면 S4B단계로 이동한다. 기억 셀이 턴온되지 않으면 게이트 전극에 전압 V3를 인가한다(S4A). 이 때, 기억 셀이 턴온되지 않으면 이 기억셀은 데이터 "11"이 되고, 턴온되면 데이터 "10"이 된다. 전압 V2를 게이트 전극에 인가하였을 때 기억 셀이 턴온되면 게이트 전극에 전압 V1을 인가한다(S4B). 이 때, 기억 셀이 턴온되지 않으면 이 기억 셀은 데이터 "01"이 되고, 기억 셀이 턴온되면 데이터 "00"이 된다.
도 7a 및 도 7b는 본 발명에 따른 다치형 비휘발성 기억 장치와 종래기술에 따른 다치형 비휘발성 기억 장치를 비교하기 위한 그래프이다.
도 7a를 참조하면, 본 발명에 따른 다치형 비휘발성 기억 장치는 기입 전압이 증가함에 따라 문턱전압은 불연속적으로 증가한다. 즉, 기입 전압이 증가함에 따라 일정 수준의 문턱전압이 증가한 이후 문턱전압의 변화율이 낮아지는 구간이 있다. 이는 터널절연막, 제 1 장벽절연층 및 제 2 장벽절연층을 통한 터널링확률에 기인한다. 따라서, 본 발명에 따른 다치형 비휘발성 기억 장치는 문턱전압 분포폭(V3)이 좁고, 데이터 상태에 따른 문턱전압 간격(V1)이 매우 넓고, 데이터 상태를 구분하기 위한 기입 전압의 폭(V2)은 넓다.
도 7b를 참조하면, 종래의 다치형 비휘발성 기억장치는 기입 전압이 증가함에 따라 저장되는 전하가 점진적으로 증가하기 때문에 문턱전압이 일정한 기울기로 증가하게된다. 따라서, 데이터 상태를 구분하기 위한 문턱전압 간격(V4)이 좁고, 문턱전압의 분포폭(V6)은 넓고, 데이터 상태를 구분하기 위한 기입 전압의 폭(V5)은 상대적으로 좁다.
도 7a 및 도 7b에서 알 수 있듯이, 본 발명에 따른 다치형 비휘발성 기억장치는 데이터값에 따른 문턱전압분포 사이의 간격이 넓기 때문에 전하의 누설로 인한 데이터의 왜곡 가능성이 낮고, 데이터값의 식별성도 우수하다. 반면 종래의 다치형 비휘발성 기억장치는 데이터값에 따른 문턱전압분포 사이의 간격이 좁기 때문에 전하의 누설로 인한 데이터 왜곡 가능성이 상대적으로 높고 데이터값 간의 식별성도 낮다.
본 발명에서 상기 장벽절연층은 실리콘질화막(Si3N4), 산화하프늄(HfO2) 및 산화알루미늄(Al2O3) 가운데서 선택하여 형성할 수 있다. 또한, 실리콘리치산화막의 실리콘함량을 조절하여 유전상수가 다른 물질을 형성할 수 있기 때문에 실리콘리치산화막의 실리콘함량을 적절히 조절하여 터널절연막, 장벽절연층 및 블로킹 절연막을 형성할 수도 있다. 상기 전하저장층은 전하트랩절연층으로 형성하거나, 실리콘 나노 크리스탈, 금속, 폴리실리콘 및 실리콘게르마늄 등의 도전체로 형성할 수도 있다.
상술한 실시예에서 2비트 저장가능한 기억 셀 구조가 제시되었으나, 전하저장층 및 장벽절연층의 수를 증가시킴으로써 3비트 이상의 데이터 또한 저장할 수 있다.
상술한 것과 같이 본 발명에 따르면, 복수의 전하저장층들 사이에 개재된 장벽 절연층 및 기판과 전하저장층 사이에 개재된 터널절연막의 터널링 확률이 적절히 조절될 수 있는 구조를 채택함으로써 데이터값에 따른 문턱전압 분포 사이의 간격이 넓고 각 데이터값의 문턱전압분포폭이 좁은 비휘발성 기억 장치를 제공할 수 있다. 이 구조는 전하의 누설에 따른 데이터의 왜곡 가능성이 매우 낮고, 데이터의 식별성이 향상되어 유지특성이 매우 우수하다. 또한, 기판으로부터 게이트 전극으로 향할 수록 전하저장층의 두께를 증가시킴으로써 문턱전압의 변화를 감소시킬 수 있다.
Claims (8)
- 반도체 기판에 형성되어 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이의 기판 상에 형성된 게이트 전극;상기 기판과 상기 게이트 전극 사이에 개재된 터널절연막 및 블로킹 절연막;상기 터널절연막 및 상기 블로킹 절연막 사이에 적층된 복수층의 전하저장층; 및상기 전하저장층들 사이에 각각 개재된 복수층의 장벽 절연층을 포함하되,상기 게이트 전극으로 향할수록 터널링 확률이 낮은 장벽 절연층이 개재된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 터널절연막의 터널링확률은 장벽 절연층의 가장 높은 터널링확률보다 높은 것을 특징으로 하는 비휘발성 기억 장치
- 청구항 1에 있어서,상기 장벽 절연층들은 동일한 유전상수를 가지고, 상기 게이트 전극으로 향할수록 두꺼운 장벽 절연층이 개재된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 게이트 전극으로 향할수록 유전상수가 낮은 장벽 절연층이 개재된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 게이트 전극으로 향할수록 유전상수가 낮고, 얇은 장벽 절연층이 개재된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 게이트 전극으로 향할수록 두꺼운 전하저장층이 위치하는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 전하저장층은 도전 물질인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,각각의 전하저장층에 1비트의 데이터가 저장되는 것을 특징으로 하는 비휘발성 기억 장치.
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