KR100913011B1 - 플래시 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 게이트층이 순차적으로 적층된 게이트 패턴들과, 상기 게이트 패턴들 사이의 공간과 상기 터널 절연막 상에 형성된 도전막, 및 상기 전하 저장층, 블러킹 절연막, 및 게이트층의 측벽과 상기 도전막 사이에 형성된 스페이서를 포함하는 플래시 메모리 소자를 개시한다.
플래시, 마노스, 디스터번스
Description
본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 디스터번스 현상을 억제할 수 있는 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수를 나타내는 집적도에 의해 좌우된다. 일반적으로 반도체 메모리 장치는 회로적으로 연결된 수많은 메모리 셀들을 포함한다. 예를 들어, 일반적으로 DRAM의 경우 메모리 셀 하나는 한 개의 트랜지스터와 한 개의 캐패시터로 구성된다.
낮은 소비 전력을 지니며 고속으로 작동하는 고밀도 집적회로에 대한 연구가 진행됨에 따라 차세대 반도체 메모리 소자로 SOI(Silicon on insulator) 기판을 이용한 기술들이 개발되고 있다. 이는 상대적으로 간단한 공정으로 제작할 수 있으며, 단위 소자의 아이솔레이션 측면에서의 장점으로 NMOS와 CMOS의 분리 간격을 작게 할 수 있어 고밀도가 가능하기 때문이다. 따라서, 100nm이하의 메모리 소자 형 성에 많이 이용되고 있다. SONOS 또는 MANOS 메모리 소자도 새롭게 등장한 메모리 소자의 하나이다.
SONOS 또는 MANOS 메모리 소자는 통상, 내부에 채널 영역이 형성되는 실리콘막, 터널링층(tunneling layer)을 형성하는 산화막, 전하 트랩핑층(charge trapping layer)으로 사용되는 질화막, 차폐층(blocking layer)으로 사용되는 산화막 및 컨트롤 게이트로 사용되는 폴리 실리콘막을 포함하는 구조를 갖는다. 이와 같은 막들은 SONOS 또는 MANOS 구조로서 함축적으로 언급된다.
SONOS 또는 MANOS 메모리 소자는 전하가 저장층 내에 공간적으로 격리된 깊은 준위의 트랩(trap)에 저장되기 때문에, 플래시 메모리 소자에 비하여 얇은 두께의 산화막을 가질 수 있다. 이로 인하여 낮은 게이트 인가 전압에서도 동작이 가능하고, 소자의 고집적화 측면에서도 유리하다는 특징이 있다.
도 1은 종래 기술에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 소자 분리 영역을 식각하여 소자 분리용 트렌치를 형성한 후, 트렌치를 절연막으로 매립하여 소자 분리막(11)을 형성한다. 이 후, 소자 분리막(11)을 포함한 전체 구조 상에 터널 절연막(12), 전하 저장층(13), 차폐층(14), 게이트 전극층(15)을 순차적으로 적층하여 형성한다.
상술한 종래 기술에 따른 플래시 메모리 소자는 전하저장층에 저장된 전하가 인접한 셀의 전하저장층으로 확산되어 디스터번스(disturbance)가 발생할 수 있다. 이는 프로그램 전압 또는 소자의 동작 온도가 증가할 수록 디스터번스 현상이 증가 하게 되어 소자의 오동작을 유발시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 게이트 패턴들 사이의 공간에 부유 상태의 도전막을 형성함으로써, 전하저장층에 트랩된 전하의 인접 셀로의 확산을 방지하여 소자의 디스터번스 현상을 방지할 수 있는 플래시 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자는 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 게이트층이 순차적으로 적층된 게이트 패턴들과, 상기 게이트 패턴들 사이의 공간과 상기 터널 절연막 상에 형성된 도전막, 및 상기 전하 저장층, 블러킹 절연막, 및 게이트층의 측벽과 상기 도전막 사이에 형성된 스페이서를 포함한다.
상기 도전막은 폴리 실리콘으로 구성되며, 상기 도전막은 100Å 내지 5000Å의 두께로 형성된다. 상기 도전막은 상기 전하 저장층 높이, 상기 블러킹 절연막 높이, 또는 게이트층 높이만큼 형성된다. 상기 도전막은 상기 터널 절연막과 상기 스페이서에 의해 전기적으로 격리된다.
상기 게이트층은 베리어 금속층, 폴리 실리콘층, 및 금속 게이트층으로 구성된다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 게이트층을 순차적으로 적층하는 단계와, 상기 게이트층, 블러킹 절연막, 및 전하 저장층을 순차적으로 선택 식각하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서들을 형성하는 단계, 및 상기 스페이서들 사이의 상기 터널 절연막 상에 도전막을 형성하는 단계를 포함한다.
상기 게이트층은 베리어 금속층, 폴리 실리콘층, 및 금속 게이트층을 순차적으로 적층하여 형성한다.
상기 스페이서를 형성하는 단계는 상기 게이트 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 식각 공정을 실시하여 상기 게이트 패턴의 측벽에 상기 절연막을 잔류시켜 상기 스페이서를 형성하는 단계를 포함한다.
상기 절연막은 질화막으로 형성한다.
상기 도전막 형성 단계는 상기 스페이서를 포함한 전체 구조 상에 폴리 실리콘막을 형성하는 단계, 및 식각 공정을 실시하여 상기 폴리 실리콘막을 상기 게이트 패턴 및 상기 스페이서 사이의 공간에 잔류시키는 단계를 포함한다. 상기 식각 공정은 Ar 가스와 N2 가스를 이용하여 실시한다.
상기 도전막은 100Å 내지 5000Å의 두께로 형성하며, 상기 도전막은 상기 전하 저장층 높이, 상기 블러킹 절연막 높이, 또는 게이트층 높이만큼 형성된다.
상기 도전막 형성 단계 이후, 상기 도전막을 포함한 전체 구조 상에 층간 절 연막을 형성하는 단계를 더 포함한다.
상기 층간 절연막은 산화막으로 형성한다.
본 발명의 실시 예에 따르면, 플래시 메모리 소자의 게이트 패턴들 사이의 공간에 부유 상태의 도전막을 형성함으로써, 전하저장층에 트랩된 전하의 인접 셀로의 확산을 방지하여 소자의 디스터번스 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 4는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 워드라인 방향의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 소자 분리막을 형성하기 위한 하드 마스크막(101, 102)을 형성한다. 하드 마스크막은 버퍼 질화막(101), 및 버퍼 산화막(102)을 순차적으로 적층하여 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막(101, 102)을 패터닝하여 소자 분리 영역의 반도체 기판(100)을 노출시킨다. 이 후, 노출된 반도체 기판(100)을 소정 깊이 식 각하여 소자 분리용 트렌치(103)를 형성한다.
도 4를 참조하면, 소자 분리용 트렌치(103)를 포함한 전체 구조 상에 절연막을 형성한다. 이 후, 하드 마스크막의 표면이 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, CMP) 방법으로 실시하는 것이 바람직하다.
이 후, 세정 공정을 실시하여 노출된 하드 마스크막을 제거한다.
도 5 내지 도 9는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 비트라인 방향의 단면도이다.
도 5를 참조하면, 반도체 기판(100) 상에 터널 절연막(105), 전하 저장층(106), 블러킹 절연막(107), 베리어 금속층(108 ), 제1 게이트층(109), 및 제2 게이트층(110)을 순차적으로 적층하여 형성한다.
터널 절연막(105)은 산화막으로 형성하는 것이 바람직하다. 터널 절연막(105)은 레디컬 산화 방식을 이용하여 형성하는 것이 바람직하다. 전하 저장층(106)은 질화막(Si3N4)으로 형성하는 것이 바람직하다. 블러킹 절연막(107)은 실리콘 옥사이드(SiO2), 및 고유전 물질인 알루미나(Al2O3), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO3), 하프늄 옥상이드(HfO2), 란타늄 옥사이드(La2O3), TiO2 (타이타늄 옥상이드), 스트론튬 타이타나이트 옥사이드(SrTiO3)으로 형성하는 것이 바람직하다. 또한 상술한 물질의 복합물 및 페롭스카이드 구조의 옥사이드와 강유전체를 사용하여 형성하는 것이 바람직하다. 베리어 금속층(108)은 소자의 소거 동작시 전하 저장층(106)에 트랩된 전하가 블러킹 절연막(107) 방향으 로 백워드 터널링하는 현상을 방지하기 위하여 형성한다. 베리어 금속층(108)은 TiN막으로 200Å의 두께로 형성하는 것이 바람직하다. 제1 게이트층(109)은 폴리 실리콘으로 형성하는 것이 바람직하다. 제2 게이트층(110)은 TiN, TiCN, TaN, TaCN을 이용하여 형성하는 것이 바람직하다.
블러킹 절연막(107), 베리어 금속층(108 ), 제1 게이트층(109), 및 제2 게이트층(110)은 CVD (chemical vapor deposition), PVD (physical vapor deposition), 또는 ALD (atomic layer deposition) 방식을 이용하여 형성하는 것이 바람직하다.
도 6을 참조하면, 제2 게이트층(110), 제1 게이트층(109), 베리어 금속층(108), 블러킹 절연막(107), 및 전하 저장층(106)을 순차적으로 선택 식각하여 게이트 패턴을 형성한다.
도 7을 참조하면, 제2 게이트층(110), 제1 게이트층(109), 베리어 금속층(108), 블러킹 절연막(107), 및 전하 저장층(106)의 측벽에 스페이서(111)를 형성한다.
스페이서(111)는 전체 구조 상에 질화막을 증착 한후, 식각 공정을 실시하여 제2 게이트층(110), 제1 게이트층(109), 베리어 금속층(108), 블러킹 절연막(107), 및 전하 저장층(106)의 측벽에 질화막을 잔류시켜 형성하는 것이 바람직하다. 상기 식각 공정은 Ar 가스 또는 Ar 가스와 N2 가스를 이용하여 실시하는 것이 바람직하다. 스페이서는 50Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 8을 참조하면, 스페이서(111)들 사이의 공간 즉, 게이트 패턴 사이의 공 간의 터널 절연막(105) 상에 도전막(112)을 형성한다.
도전막(112)은 스페이서(111)를 포함한 전체 구조 상에 도전 물질을 증착하여 형성한 후, 식각 공정을 실시하여 일부 두께로 잔류하도록 형성하는 것이 바람직하다. 도전 물질은 CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition) 방식을 이용하여 형성하는 것이 바람직하다. 도전막(112)은 300℃ 내지 900℃의 온도 범위에서 형성하는 것이 바람직하다. 도전막(112)은 100Å 내지 5000Å의 두께로 형성하는 것이 바람직하다. 도전막(112)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 도전막(112)의 상부 높이는 전하 저장층(106) 의 상부 높이, 블러킹 절연막(107)의 상부 높이, 또는 제2 게이트층(110)의 상부 높이만큼 형성하는 것이 바람직하다. 이때, 도전막(112)이 제2 게이트층(110)의 상부 높이만큼 형성될 경우 도전막(112)과 제2 게이트층(110)은 스페이서(111)에 의해 전기적으로 격리되는것이 바람직하다.
게이트 패턴 사이의 도전막(112)에 의해 전하 저장층(106)에 트랩된 전하가 인접한 소거 셀의 전하 저장층(106)으로 확산되는 것을 방지하여 소자의 디스터번스 현상을 억제할 수 있다.
도 9를 참조하면, 도전막(112)을 포함한 전체 구조 상에 절연막(113)을 형성한다. 절연막(113)은 산화막으로 형성하는 것이 바람직하다. 절연막(113)은 1000Å 내지 7000Å의 두께로 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 설명을 위한 소자의 단면도이다.
도 2 내지 도 9는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 버퍼 질화막
102 : 버퍼 산화막 103 : 소자 분리용 트렌치
104 : 소자 분리막 105 : 터널 절연막
106 : 전하 저장층 107 : 블러킹 절연막
108 : 베리어 금속층 109 : 제1 게이트층
110 : 제2 게이트층 111 : 스페이서
112 : 도전막 113 : 절연막
Claims (18)
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 전하 저장층, 블러킹 절연막, 및 게이트층이 순차적으로 적층된 게이트 패턴들;상기 터널 절연막 상의 상기 게이트 패턴들 사이의 공간에 형성된 도전막;상기 게이트 패턴과 상기 도전막 사이에 형성된 스페이서; 및상기 게이트 패턴들, 상기 도전막, 및 상기 스페이서를 포함한 전체 구조 상에 형성된 층간 절연막을 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 스페이서는 절연막인 플래시 메모리 소자.
- 제 2 항에 있어서,상기 절연막은 질화막으로 구성된 플래시 메모리 소자.
- 제 1 항에 있어서,상기 도전막은 폴리 실리콘으로 구성된 플래시 메모리 소자.
- 제 1 항에 있어서,상기 도전막은 100Å 내지 5000Å의 두께로 형성된 플래시 메모리 소자.
- 제 1 항에 있어서,상기 도전막은 상기 전하 저장층 높이, 상기 블러킹 절연막 높이, 또는 게이트층 높이만큼 형성된 플래시 메모리 소자.
- 제 1 항에 있어서,상기 도전막은 상기 터널 절연막과 상기 스페이서에 의해 전기적으로 격리된 플래시 메모리 소자.
- 제 1 항에 있어서,상기 게이트층은 베리어 금속층, 폴리 실리콘층, 및 금속 게이트층으로 구성된 플래시 메모리 소자.
- 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 게이트층을 순차적으로 적층하는 단계;상기 게이트층, 블러킹 절연막, 및 전하 저장층을 순차적으로 선택 식각하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴 측벽에 스페이서들을 형성하는 단계;상기 스페이서들 사이의 상기 터널 절연막 상에 도전막을 형성하는 단계; 및상기 도전막을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 게이트층은 베리어 금속층, 폴리 실리콘층, 및 금속 게이트층을 순차적으로 적층하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 스페이서를 형성하는 단계는 상기 게이트 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및식각 공정을 실시하여 상기 게이트 패턴의 측벽에 상기 절연막을 잔류시켜 상기 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 절연막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 도전막 형성 단계는상기 스페이서를 포함한 전체 구조 상에 폴리 실리콘막을 형성하는 단계; 및식각 공정을 실시하여 상기 폴리 실리콘막을 상기 게이트 패턴 및 상기 스페이서 사이의 공간에 잔류시키는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 식각 공정은 Ar 가스와 N2 가스를 이용하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 도전막은 100Å 내지 5000Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 도전막은 상기 전하 저장층 높이, 상기 블러킹 절연막 높이, 또는 게이트층 높이만큼 형성되는 플래시 메모리 소자의 제조 방법.
- 삭제
- 제 9항에 있어서,상기 층간 절연막은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
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| KR20050100281A (ko) * | 2004-04-13 | 2005-10-18 | 매그나칩 반도체 유한회사 | 분리형 게이트 플래시 메모리 셀 제조 방법 |
| KR20050103820A (ko) * | 2004-04-27 | 2005-11-01 | 주식회사 하이닉스반도체 | 트랜지스터들 경계영역에 플로팅 게이트를 구비하는반도체 소자 제조 방법 |
| KR20060116543A (ko) * | 2005-05-10 | 2006-11-15 | 삼성전자주식회사 | 다치형 비휘발성 기억 장치 |
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2007
- 2007-08-06 KR KR1020070078554A patent/KR100913011B1/ko not_active IP Right Cessation
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