KR100673228B1 - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소자분리막이 형성된 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 제1하드 마스크막을 증착 시킨 후, 상기 제1하드 마스크막 및 제1폴리실리콘막 일부를 식각하는 단계와, 상기 제1하드 마스크막을 습식 식각하되 상기 제1하드 마스크막의 모서리 부분이 둥글게 되도록 하는 단계와, 상기 반도체 기판 전표면에 제2폴리실리콘막을 증착한 후, 상기 제2폴리실리콘막을 에치백하는 단계와, 상기 제1하드 마스크막을 완전히 제거하여 3차원의 플로팅 게이트를 형성하는 단계와, 상기 반도체 기판 전표면에 유전체막을 형성한 후, 제3폴리실리콘막, 텅스텐막 또는 텅스텐 실리사이드막 및 제2하드 마스크막을 순차적으로 형성한 후, 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함한다.
이와 같은 본 발명은 3차원 플로팅 게이트를 형성하여 플로팅 게이트의 정전 용량을 증가시켜 프로그램 속도를 향상시킬 수 있다.
플로팅 게이트, 리세스 게이트, 고유전 물질, 정전용량
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1폴리실리콘막 106 : 제1하드 마스크막
108 : 제2폴리실리콘막 110 : 유전체막
112 : 제3폴리실리콘막 114 : 텅스텐막
116 : 제2하드 마스크막
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 플로 팅 게이트의 표면적을 넓혀 프로그램 속도를 향상시키기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적인 비휘발성 메모리 소자의 제조방법은 소자분리막이 형성된 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 도전막, 유전막, 컨트롤 게이트용 도전막을 형성하여 플래쉬 메모리 소자를 형성하였으나, 소자의 선폭이 점점 미세해짐에따라 자기정렬 플로팅 게이트(SAFG; Self Align Floating Gate, 이하 'SAFG'라 칭함)를 사용하여 플래쉬 메모리 소자를 형성하는 방법이 개발되었다. SAFG를 이용하여 플래쉬 메모리 소자를 형성하는 방법은, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 패드 질화막을 형성한 후, 패드 질화막, 제1폴리실리콘막, 터널 산화막 및 반도체 기판을 패터닝하여 트렌치를 형성한다. 트렌치를 HDP 산화막으로 매립한 후, 패드 질화막이 노출되도록 연마 공정을 실시한다. 패드 질화막 스트립 공정을 실시하여 잔류하는 패드 질화막을 제거하여 니플을 갖는 소자분리막을 형성한 후, 전체 구조 상부에 제2폴리실리콘막 및 버퍼막을 형성한다. 그런 다음, 소자분리막의 니플이 노출되도록 제2폴리실리콘막 및 버퍼막을 연마하여 플로팅 게이트 전극을 형성한 후, 전체 구조 상부에 유전체막 및 컨트롤 게이트를 형성하여 플래쉬 메모리 소자를 형성한다.
비휘발성의 플래쉬 메모리 소자는 집적도가 높아지고 셀(cell) 사이즈가 작아질수록 셀간의 커플링과 전하를 축적시킨 상태에서의 데이터 신뢰도가 더욱 중요하기 때문에 전하 손실량을 포함한 높은 전하를 플로팅 게이트에 축적시켜 데이터 신뢰도를 높이고 있다.
그러나, 데이터 신뢰도를 높이기 위해서는 유전체막의 정전 용량을 터널 산화막보다 크게 증가시켜야 한다. 유전체막의 정전 용량을 증가시키기 위해서 고유전 물질인 HfO2, ZrO2, HfAlO(HAO)등을 개발하고 있지만, 이 물질들은 고전압에서의 누설 전류가 크기 때문에 고전압을 요구하는 플래쉬 메모리 소자에서는 적용하기가 어렵다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트의 정전 용량을 증가시켜 소자의 신뢰도를 향상시키기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 소자분리막이 형성된 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 제1하드 마스크막을 증착 시킨 후, 상기 제1하드 마스크막 및 제1폴리실리콘막을 식각하는 단계와, 상기 반도체 기판 전표면에 제2폴리실리콘막을 증착한 후, 상기 하드 마스크막 상부에 형성된 상기 제2폴리실리콘막을 제거하는 단계와, 상기 터널 산화막 상부에 형성된 제1 폴리실리콘막을 제거하여 상기 터널 산화막을 노출시키는 단계와, 상기 제1하드 마스크막을 제거하는 단계와, 상기 결과물 전면에 유전체막 및 컨트롤 게 이트용 도전막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자분리막이 형성된 반도체 기판(100) 상부에 터널 산화막(102), 제1폴리실리콘막(104) 및 제1하드 마스크막(106)을 증착 시킨다. 이때, 제1하드 마스크막(106)은 500Å 내지 6000Å의 두께로 질화막을 이용하여 형성한다. 그런 다음, 제1하드 마스크막(106) 및 제1폴리실리콘막(104) 일부를 식각한다. 이때, 제1하드 마스크막(106)만 식각하는 방법과, 제1폴리실리콘막(104)을 터널 산화막(102) 상부에 50Å 내지 100Å 두께 정도 잔류하도록 식각하는 방법과, 제1폴리실리콘막(104)을 전부 제거하는 방법이 있다.
도 1b를 참조하면, 50℃ 내지 100℃ 온도에서 H3PO4를 이용한 습식 식각 공정을 실시하여 제1하드 마스크막(106)의 모서리를 둥글게 형성한다. 이때, 제1하드 마스크막(106)은 200Å 내지 5000Å의 두께로 잔류하도록 한다. 그런 다음, HF 또는 BOE를 사용하여 제1폴리실리콘막(104) 계면에 존재하는 자연 산화막을 제거하고, 상기 결과물 전면에 제2폴리실리콘막(108)을 증착한다.
도 1c를 참조하면, 제2폴리실리콘막(108)을 에치백하여 제1하드 마스크막(106) 상부를 노출시키고, 제1하드 마스크막(106) 측벽에 제2 폴리실리콘(108) 스페이서가 형성되도록 한다. 그런 다음, 터널 산화막(102) 상부가 일부 노출되도록 제1폴리실리콘막(104)을 식각하여 게이트와 게이트 사이가 분리되게 한다. 이때, 제1폴리실리콘막(104) 식각은 플라즈마 식각으로 Cl2, HBr 또는 SF6를 사용하여 0.1mTorr 내지 100mTorr의 압력으로 실시한다.
도 1d를 참조하면, 상부가 노출된 제1하드 마스크막(106)를 완전히 제거하여 3차원의 플로팅 게이트를 형성함으로써, 플로팅 게이트의 표면적이 넓어져 정전 용량을 증가시킨다. 플로팅 게이트의 표면적이 넓어짐으로써 후속 공정 단계인 유전체막(110)의 표면적이 넓어지게 된다. 이때, 제1하드 마스크막(106)은 H3PO4, H2O2, H2O, HF 또는 BOE를 사용하여 제거한다.
도 1e를 참조하면, 반도체 기판(100) 전표면에 유전체막(110)을 형성한다. 이때, 유전체막(110)은 450℃ 내지 900℃ 온도에서 50Å 내지 200Å의 두께로 형성한다.
반도체 기판(100) 전표면에 유전체막(110) 대신 높은 유전율을 가지는 고유전 물질을 적용한다. 이때, 고유전 물질은 HfO2, ZrO2, Al2O3, Al2O3-HfO2, SrTiO3, BaTiO3, SrTiO3 또는 La2O3를 단독으로 사용하거나, 혼합하여 30Å 내지 500Å의 두께로 형성하고, ALD(Atomic Layer Deposition) 및 CVD(Chemical Vapor Deposition) 방식을 적용한다. 그런 다음, 고유전 물질에 함유된 C등의 불순물을 제거하기 위하여 N2O, NO 및 플라즈마 어닐을 실시하거나, N2O, NO 또는 O2 가스를 사용하는 RTP(Rapid Thermal Annealing) 방식을 적용한다. 이때, 플라즈마 어닐은 100℃ 내지 700℃의 온도에서 실시하고, N2O 및 NO 어닐과 N2O, NO 또는 O2 가스를 사용하는 RTP 방식은 450℃ 내지 1000℃의 온도에서 실시한다. 반도체 기판(100) 전면에 제3폴리실리콘막(112), 텅스텐막(114) 또는 텅스텐 실리사이드막 및 제2하드 마스크(116)를 순차적으로 형성한 후, 패터닝하여 컨트롤 게이트를 형성한다.
본 발명의 다른 실시예는 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 과정과 동일한 공정 단계를 가진다. 그러나 다른 실시예는 일반적인 소자분리막이 형성된 반도체 기판(100) 대신 SA-STI(Self Aligned Shallow Trench Isolation)가 형성된 반도체 기판(100)을 적용하여 플로팅 게이트를 형성하는 것으로 이에 대해 자세히 설명하면 다음과 같다. SA-STI 형성방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후, 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 소정의 깊이를 갖는 트렌치를 형성한다. 그런 다음, 트렌치가 매립되도록 절연막을 형성한 후, 패드 질화막이 노출될 때까지 평탄화 공정으로 절연막을 연마하여 평탄화된 소자분리막을 형성한다. 여기서는 CMP(Chemical Mechanical Polishing) 공정을 사용하여 평탄화 공정을 수행하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 항아리(jar) 구조의 3차원 플로팅 게이트를 형성하여 플로팅 게이트의 표면적을 넓혀 정전 용량을 증가시킴으로써 커플링 증가로 프로그램 속도가 향상 될 수 있는 효과가 있다.
또한, 소자의 축소화(shrink)시 유전체막의 표면적 감소를 상쇄하여 고집적 소자 개발을 용이하게 함으로써, 생산 비용 절감 및 수율이 향상 될 수 있다.
Claims (19)
- 소자분리막이 형성된 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 제1하드 마스크막을 증착 시킨 후 상기 제1하드 마스크막 및 제1폴리실리콘막을 식각하는 단계;습식 식각 공정을 실시하여 상기 제1하드 마스크막의 모서리를 둥글게 하는 단계;상기 반도체 기판 전표면에 제2폴리실리콘막을 증착한 후, 상기 하드 마스크막 상부에 형성된 상기 제2폴리실리콘막을 제거하는 단계;상기 터널 산화막 상부에 잔류하는 상기 제1 폴리실리콘막을 제거하여 상기 터널 산화막의 일부를 노출시키는 단계;상기 제1하드 마스크막을 제거하여 상기 제1 및 제2 폴리실리콘막으로된 3차원의 플로팅 게이트를 형성하는 단계; 및상기 결과물 전면에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1하드 마스크막은 500Å 내지 6000Å의 두께로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1하드 마스크막 및 제1폴리실리콘막 식각은 상기 제1하드 마스크막만 식각하거나, 상기 제1폴리실리콘막을 터널 산화막 상부에 50Å 내지 100Å 두께 정도 잔류하도록 식각하거나, 상기 제1폴리실리콘막을 전부 제거하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 습식 식각 공정시 상기 제1하드 마스크막은 200Å 내지 5000Å의 두께로 잔류하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1하드 마스크막 식각은 50℃ 내지 100℃ 온도로 H3PO4를 이용하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1폴리실리콘막 계면에 존재하는 자연 산화막은 HF 또는 BOE를 사용하여 제거하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2폴리실리콘막 식각 공정은상기 제2폴리실리콘막을 에치백하여 상기 제1하드 마스크막 상부를 노출시키 는 단계;상기 제1하드 마스크막 측벽에 스페이서를 형성하는 단계;상기 터널 산화막 일부가 노출되도록 상기 제1폴리실리콘막을 식각하여 게이트와 게이트를 분리시키는 단계로 이루어짐을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제7항에 있어서, 상기 제2폴리실리콘막 식각은 플라즈마 식각으로 Cl2, HBr 또는 SF6를 사용하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제7항에 있어서, 상기 제2폴리실리콘막 식각은 0.1mTorr 내지 100mTorr의 압력으로 실시하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상부가 노출된 상기 제1하드 마스크막은 H3PO4, H2O2, H2O, HF 또는 BOE를 사용하여 완전히 제거하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 450℃ 내지 900℃의 온도에서 50Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 ONO막 또는 고유전 물질인 HfO2, ZrO2, Al2O3, Al2O3-HfO2, SrTiO3, BaTiO3, SrTiO3 또는 La2O3를 단독으로 사용하거나, 혼합하여 사용하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제12항에 있어서, 상기 고유전 물질은 30Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제12항에 있어서, 상기 고유전 물질은 ALD 및 CVD 방식을 적용하여 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제12항에 있어서, 상기 고유전 물질에 함유된 불순물 제거는 N2O, NO 및 플라즈마 어닐을 실시하는 것과 N2O, NO 또는 O2 가스를 사용하는 RTP 방식을 적용하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제15항에 있어서, 상기 플라즈마 어닐은 100℃ 내지 700℃의 온도에서 실시하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제15항에 있어서, 상기 N2O 및 NO 어닐은 450℃ 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제15항에 있어서, 상기 N2O, NO 또는 O2 가스를 사용하는 RTP 방식은 450℃ 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 3차원의 플로팅 게이트를 자기정렬 소자분리막을 적용하는 소자에서 자기정렬된 플로팅 게이트 위에 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
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