KR100885776B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

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양영호
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Abstract

본 발명은 반도체 기판의 활성영역 상에 형성된 터널 절연막, 반도체 기판의 비활성영역 상에 형성된 소자 분리막, 터널 절연막 상에 형성된 제1 도전막 및 제1 도전막의 상부 측벽에 형성되며 하부 표면이 소자 분리막의 상부 표면보다 높은 스페이스막을 포함하는 플래시 메모리 소자로 이루어진다.
플로팅 게이트, 커패시턴스, 면적, 폴리실리콘막

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and manufacturing method thereof}
도 1a 내지 도 1i는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 트렌치
102 : 터널 절연막 104 : 제1 도전막
106 : 하드 마스크 패턴 108 : 절연막
108a: 소자 분리막 110 : 보호막
112 : 제1 절연막 114 : 제2 절연막
116 : 제2 도전막 116a : 스페이스막
118 : 유전체막 120 : 제3 도전막
본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 플로팅 게이트용 도전막의 면적을 증가시킴으로써 전기적 특성을 향상시키는 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전하가 저장되는 플로팅 게이트와 전압이 인가되는 콘트롤 게이트를 포함한다. 구체적으로 설명하면, 플래시 메모리 소자는 일반적으로 반도체 기판상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조로 형성된다. 이 중에서, 콘트롤 게이트, 유전체막 및 플로팅 게이트는 커패시터와 유사한 구조이므로, 콘트롤 게이트에 전압이 인가되면 커패시턴스 커플링(capacitance coupling) 현상에 의해 플로팅 게이트의 전압이 증가하면서 반도체 기판으로부터 전자가 플로팅 게이트로 주입된다.
이때, 플로팅 게이트의 면적이 넓을수록 우수한 커패시턴스 커플링 현상을 얻을 수 있는데, 플로팅 게이트용 도전막을 형성한 후 소자와 소자 사이를 격리시키는 자기 정렬 소자 분리(self aligned STI)구조를 형성함에 따라 플로팅 게이트의 면적을 증가시키는데 한계가 있다.
본 발명은 플로팅 게이트의 측벽에 스페이스막을 더 형성하여 플로팅 게이트의 면적을 넓힘으로써 콘트롤 게이트와 플로팅 게이트 간의 커패시턴스를 향상시켜 플래시 메모리 소자의 동작 속도를 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자는, 반도체 기판의 활성영역 상에 형성된 터널 절연막을 포함한다. 반도체 기판의 비활성영역 상에 형성된 소자 분리막을 포함한다. 터널 절연막 상에 형성된 제1 도전막을 형성한다. 제1 도전막의 상부 측벽에 형성되며 하부 표면이 소자 분리막의 상부 표면보다 높은 스페이스막을 포함하는 플래시 메모리 소자로 이루어진다.
제1 도전막, 스페이스막 및 소자 분리막이 형성된 반도체 기판의 표면을 따라 형성된 유전체막을 포함하고, 유전체막 상에 형성된 콘트롤 게이트를 더 포함한다.
스페이스막의 하부와 제1 도전막 하부 측벽이 유전체막과 접하며, 제1 도전막의 폭이 터널 절연막의 폭과 동일하다.
소자 분리막 상에 형성된 보호막을 더 포함하며, 보호막은 질화막으로 형성한다. 또한, 소자 분리막의 상부표면이 터널 절연막보다 더 높다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자는, 반도체 기판상에 형성된 터널 절연막을 포함한다. 터널 절연막 상에 T자 형태로 형성된 플로팅 게이트를 포함한다. 플로팅 게이트 사이의 반도체 기판에 형성된 소자 분리막을 포함한다. 소자 분리막 및 플로팅 게이트 상에 형성된 유전체막을 포함한다. 유전체막 상에 형성된 콘트롤 게이트를 포함하며, 플로팅 게이트의 넓은 영역의 하부 표면이 소자 분리막의 상부 표면보다 높은 플래시 메모리 소자로 이루어진다.
플로팅 게이트의 넓은 영역의 하부 표면과 좁은 영역의 측면은 유전체막과 접한다. 또한, 소자 분리막 상에 형성된 보호막을 더 포함한다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은, 활성영역에 터널 절연막 및 제1 도전막이 형성되고, 소자분리영역에는 제1 도전막보다 낮은 높이로 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막의 상부에 보호막 및 제1 절연막을 형성한다. 제1 도전막의 측벽에 스페이스막을 형성한다. 제1 절연막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
보호막 및 제1 절연막을 형성하는 단계는, 소자 분리막이 형성된 반도체 기판의 표면을 따라 보호막을 형성한다. 보호막 상부에 제1 절연막을 형성한다. 제1 절연막을 제거하되, 소자 분리막 상부에 형성된 제1 절연막의 일부는 잔류시키도록 제1 식각 공정을 실시한다. 플로팅 게이트 하부 측벽의 일부가 드러나도록 보호막을 제거하되, 소자 분리막 상부에 형성된 보호막의 일부는 잔류시키는 제2 식각 공정을 실시하는 단계를 포함한다.
보호막은 질화막으로 형성하고, 보호막은 50Å 내지 100Å의 두께로 형성한다. 또한, 보호막은 저압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법 방식으로 형성한다.
저압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법은 500℃ 내지 850℃의 온도에서 SiH2Cl2, SiH4 및 Si2H6 가스 중 어느 하나와 NH3 가스를 혼합하여 실시한다.
제1 절연막은 산화막으로 형성하며, 제1 식각 공정은 습식 식각 공정으로 실 시한다. 습식 식각 공정은 HF가 포함된 습식 용액을 사용하여 실시한다.
제1 식각 공정을 실시하여 제1 절연막의 일부가 보호막의 상부로부터 200Å 내지 300Å의 두께로 잔류되도록 하며, 제2 식각 공정은 습식 식각 공정으로 실시한다. 또한, 습식 식각 공정은 H3PO4 용액 또는 HF가 포함된 용액을 사용하여 실시한다.
제2 식각 공정은 보호막의 높이가 제1 절연막의 높이와 동일해 질 때까지 실시하며, 스페이스막을 형성하는 단계 이전에, 제1 절연막 및 보호막의 상부에 제2 절연막을 더 형성한다.
제2 절연막은 산화막으로 형성하고, 스페이스막은 폴리실리콘막으로 형성한다.
스페이스막을 형성하는 단계는, 제1 도전막 및 제1 절연막이 형성된 반도체 기판의 표면을 따라 제2 도전막을 형성한다. 식각 공정을 실시하여 상기 제1 도전막의 측벽에 제2 도전막의 일부가 잔류되도록 하는 단계를 포함한다. 이때, 스페이스막은 100Å 내지 300Å의 두께로 형성한다.
식각 공정은 소자 분리막 상부에 형성된 제1 절연막의 일부가 노출되도록 실시한다.
제1 절연막을 제거하는 단계 이후에, 제1 도전막과 접하는 보호막의 일부를 더 제거하는 단계를 포함한다.
보호막의 일부를 더 제거하는 단계는 습식 식각 공정으로 실시하고, 습식 식 각 공정은 H3PO4 용액을 사용하여 실시한다.
제1 절연막을 제거한 후, 제1 도전막 및 스페이스막이 형성된 반도체 기판의 표면을 따라 유전체막을 형성한다. 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함한다.
유전체막을 형성한 이후에, 유전체막이 형성된 반도체 기판에 열처리 공정을 실시하는 단계를 더 포함한다.
열처리 공정은 O2 및 H2의 혼합가스를 이용하여 600℃ 내지 900℃의 온도에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 1a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절을 위한 이온주입 공정이 수행된 반도체 기판(100)상에 터널 산화막(102), 플로팅 게이트용 제1 도전막(104) 및 트렌치가 형성될 영역이 개방된 패턴을 갖는 하드 마스크 패 턴(106)을 형성한다. 터널 절연막(102)은 O2 및 H2의 혼합가스를 이용하여 반도체 기판(100)의 표면을 습식 또는 건식 산화시켜 50Å 내지 100Å의 두께가 되도록 형성하는 것이 바람직하다.
전자(electron)의 터널링(tunneling) 효과를 향상시키기 위하여 터널 절연막(102)이 형성된 반도체 기판(100)을 인시츄(in-situ) 또는 엑시츄(ex-situ)로 NO 또는 N2O 분위기에서 850℃ 내지 950℃의 온도 범위에서 열처리 공정을 실시할 수 있다.
제1 도전막(104)은 SiH4 또는 SiH2Cl2의 소스 가스를 사용하여 300Å 내지 2500Å두께의 결정질(crystal) 또는 비정질(amorphos) 폴리실리콘막으로 형성할 수 있다. 또한, 언도프트(un-doped) 폴리실리콘막을 형성한 경우, 전하 저장층으로 사용하기 위하여 이온주입 공정을 실시하는 것이 바람직하다. 이온주입 공정은 불순물로 B(boron) 또는 P(phosphorus)을 사용하여 1.0×1019atoms/㎤ 내지 5.0×1020 atoms/㎤의 농도로 실시하는 것이 바람직하다.
하드 마스크 패턴(106)은 질화막으로 형성할 수 있다. 하드 마스크 패턴(106)에 따라 식각 공정을 실시하여 제1 도전막(104) 및 터널 산화막(102)을 패터닝하고, 반도체 기판(100)에 트렌치(101)를 형성한다.
도 1b를 참조하면, 트렌치(101)가 형성된 반도체 기판(100)에 소자 분리막용 절연막(108)을 형성하되, 절연막(108)은 트렌치(101)가 모두 채워지도록 형성하는 것이 바람직하다. 또한, 절연막(108)은 산화막으로 형성할 수 있다.
도 1c를 참조하면, EFH(effective feild oxide height) 조절을 위한 식각 공정을 실시하여 제1 도전막(104) 상부 및 측벽의 일부는 노출되고, 터널 절연막(102)의 가장자리가 노출되지 않도록 절연막(도 1b의 108)의 높이를 낮추어 소자 분리막(108a)을 형성하는 것이 바람직하다. 식각 공정은 HF가 포함된 식각 용액을 사용하여 습식 식각 공정으로 실시할 수 있다.
또는, EFH 조절을 위한 식각 공정을 실시하기 이전에, 하드 마스크 패턴(106)의 상부가 드러나도록 화학적기계적연마(chemical mechanical polishing; CMP) 공정을 실시하여 절연막(도 1b의 108)을 평탄화시킬 수 있다. 이어서, 하드 마스크 패턴(106)을 마스크로 하여 EFH 조절을 위한 식각 공정을 실시하여 소자 분리막(108a)을 형성한다.
EFH 조절을 위한 식각 공정을 실시한 후에, 소자 분리막(108a)이 형성된 반도체 기판(100)의 표면을 따라 소자 분리막(108a)을 보호하는 보호막(110)을 형성한다. 보호막(110)은 소자 분리막(108a)과 식각 선택비가 다른 물질을 사용하여 형성할 수 있다. 예를 들면, 보호막(110)을 질화막으로 형성할 수 있다. 보호막(110)은 저압 화학 기상 증착법(Low Pressure CVD; LPCVD) 또는 플라즈마 화학 기상 증착법(Plasma Enhanced CVD) 방식으로 500℃ 내지 850℃의 온도에서 SiH2Cl2, SiH4 및 Si2H6 가스 중 어느 하나와 NH3 가스를 혼합하여 실시할 수 있다. 또한, 보호막(110)은 50Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 제1 도전막(104) 사이가 채워지도록 보호막(110)이 형성 된 반도체 기판(100) 상부에 제1 절연막(112)을 형성한다. 제1 절연막(112)은 산화막으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 제1 절연막(도 1d의 112)의 일부를 제거하기 위한 식각 공정을 실시한다. 식각 공정은 HF가 포함된 습식 용액을 사용하는 습식 식각 공정으로 실시할 수 있으며, 소자 분리막(108a) 상부에 형성된 보호막(110)의 상부로부터 200Å 내지 300Å의 두께로 제1 절연막(112a)이 잔류하도록 실시한다.
이어서, 하드 마스크 패턴(106)의 표면 및 제1 도전막(104)의 측벽에 노출되어 있는 보호막(도 1d의 110)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 H3PO4 용액 또는 HF가 포함된 용액을 사용하는 습식 식각 공정으로 실시할 수 있으며, 잔류하는 보호막(110a)의 높이가 잔류하는 제1 절연막(112a)의 높이와 동일해 질 때까지 식각 공정을 실시한다. 이로써, 보호막(110a)은 제1 절연막(112a)의 하부와 제1 절연막(112a) 및 제1 도전막(104) 사이에만 잔류된다. 소자 분리막(108a)은 잔류하는 보호막(110a) 및 제1 절연막(112a)에 의해 노출되지 않으며, 제1 도전막(104) 측벽의 일부는 노출된다.
도 1f를 참조하면, 제1 절연막(112a) 및 보호막(110a)이 잔류하는 반도체 기판(100) 상에 제2 절연막(114)을 형성한다. 제2 절연막(114)의 형성 단계는 생략할 수도 있으나, 본 설명에서는 제2 절연막(114)을 형성하는 단계를 포함하도록 한다. 제2 절연막(114)은 산화막으로 형성하는 것이 바람직하며, 소자 분리막(108a) 상에 잔류하는 보호막(110a) 및 제1 절연막(112a)이 모두 덮이도록 형성한다.
도 1g를 참조하면, 제2 절연막(도 1f의 114)의 일부가 제거되도록 식각 공정을 실시하되, 제1 절연막(112a) 및 보호막(110a) 상부에 형성된 제2 절연막(114a)의 일부는 잔류시킨다. 잔류하는 제1 및 제2 절연막(112a 및 114a)의 높이에 따라 후속 플로팅 게이트의 면적이 달라질 수 있으므로 잔류 높이는 조절할 수 있다.
이에 따라, 원하는 높이만큼 제2 절연막(114a)을 잔류시키도록 식각 공정을 실시한 이후에, 하드 마스크 패턴(도 1f의 106)을 제거하여 제1 도전막(104)의 상부를 노출시킨다.
제2 절연막(114)이 잔류된 반도체 기판(100)의 표면을 따라 단차가 유지될 수 있을 정도의 두께로 플로팅 게이트의 면적을 넓히기 위한 제2 도전막(116)을 형성한다. 제2 도전막(116)은 이미 형성된 제1 도전막(104)과 동일한 물질인 폴리실리콘막으로 형성하는 것이 바람직하며, 100Å 내지 300Å의 두께로 형성할 수 있다.
도 1h를 참조하면, 제2 도전막(도 1g의 116)이 제1 도전막(104)의 측벽에만 잔류되도록 식각 공정을 실시한다. 이로써, 소자 분리막(108a) 상에서 제2 도전막(도 1g의 116)이 격리된다. 식각 공정은 에치백(etch back) 공정으로 실시하며, 이로써 제1 도전막(104)의 측벽에 스페이스막(116a)이 형성된다.
이로써, 제1 도전막(104)과 스페이스막(116a)은 플로팅 게이트(117)가 되며, 스페이스막(116a)에 의해 플로팅 게이트(117)의 면적을 넓힐 수 있다.
도 1i를 참조하면, 제2 절연막(도 1h의 114a) 및 제1 절연막(도 1h의 112a)을 제거한다. 제거 공정은 HF가 포함된 용액을 사용하는 습식 식각 공정으로 실시 할 수 있다. 이로써, 스페이스막(116a)의 하부와 제1 도전막(104)의 측벽 일부를 노출하여 플로팅 게이트(117)의 노출 면적을 증가시킨다. 또한, 플로팅 게이트(117)의 노출 면적을 더 넓히기 위하여 플로팅 게이트(117)와 접하는 보호막(110a)의 일부를 제거할 수도 있다. 보호막(110a)의 일부를 제거하는 식각 공정은 습식 식각 공정으로 실시할 수 있으며, 습식 식각 공정은 H3PO4 용액을 사용하여 실시하는 것이 바람직하다.
플로팅 게이트(117) 및 보호막(110a)이 형성된 반도체 기판(100)의 표면을 따라 유전체막(118)을 형성하고 유전체막(118) 상에 콘트롤 게이트용 제3 도전막(120)을 형성한다. 유전체막(118)은 산화막-질화막-산화막의 적층형 구조로 형성할 수 있다. 유전체막(118)은 플로팅 게이트(117)가 형성된 반도체 기판(100)의 표면에 고르게 형성하기 위하여 화학 기상 증착법(Chemical Vacuum Deposition; CVD)으로 형성하는 것이 바람직하다. 예를 들면, 화학 기상 증착법(CVD)으로 저압 화학 기상 증착법(LPCVD) 또는 원자층 증착법(Atomic Layer Deposition; ALD)으로 형성할 수 있다. 사용 가스는 SiH4 또는 SiH2Cl2의 소스 가스와 N2O 또는 NH3의 가스를 혼합하여 형성할 수 있다. 이 중에서, 저압 화학 기상 증착법(LPCVD)을 사용하여 산화막을 형성할 경우에는 600℃ 내지 850℃의 온도에서 실시하며, 질화막을 형성할 경우에는 600℃ 내지 750℃의 온도에서 실시하는 것이 바람직하다.
유전체막(118)을 형성한 후에는 유전체막(118)을 구성하는 산화막 및 질화막 간에 발생할 수 있는 누설 소스(leakage source)를 제거하기 위해 O2 및 H2의 혼합 가스를 이용하여 600℃ 내지 900℃의 온도에서 열처리 공정을 실시한다.
콘트롤 게이트용 제3 도전막(120)은 SiH4 또는 SiH2Cl2의 소스 가스를 사용하여 300Å 내지 2500Å두께의 결정질(crystal) 또는 비정질(armorphos)의 폴리 실리콘막으로 형성할 수 있다. 또는, 콘트롤 게이트용 제3 도전막(120)은 폴리실리콘막 및 금속막(예를 들어, 텅스텐막)을 적층하여 형성할 수 있다. 폴리실리콘막으로 언도프트(un-doped) 폴리실리콘막을 사용하는 경우에는 전류의 전달을 향상시키기 위하여 이온주입 공정을 실시한다. 이온주입 공정 시, 불순물은 B(boron) 또는 P(phosphorus)을 사용하고, 1.0×1019atoms/㎤ 내지 5.0×1020 atoms/㎤의 농도로 실시하는 것이 바람직하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 플로팅 게이트의 측벽에 스페이스막을 형성하여 플로팅 게이트의 면적을 넓힐 수 있고, 이로써 콘트롤 게이트와 플로팅 게이트 간의 커패시턴스를 증가시켜 플래시 메모리 소자의 동작 속도를 향상시킬 수 있다.

Claims (35)

  1. 반도체 기판의 활성영역 상에 형성된 터널 절연막;
    상기 반도체 기판의 비활성영역 상에 형성된 소자 분리막;
    상기 터널 절연막 상에 형성된 제1 도전막;
    상기 제1 도전막의 상부 측벽에 형성되며 하부 표면이 소자 분리막의 상부 표면보다 높은 스페이스막; 및
    상기 제1 도전막의 하부 측벽과 상기 스페이스막 및 상기 소자 분리막을 포함한 상기 반도체 기판의 표면을 따라 형성된 유전체막을 포함하며, 상기 유전체막은 상기 스페이스막의 하부 및 상기 제1 도전막 하부 측벽과 접하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 유전체막 상에 형성된 콘트롤 게이트를 더 포함하는 플래시 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 도전막의 폭이 상기 터널 절연막의 폭과 동일한 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 소자 분리막 상에 형성된 보호막을 더 포함하는 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 보호막은 질화막으로 형성하는 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 소자 분리막의 상부표면이 상기 터널 절연막보다 더 높은 플래시 메모리 소자.
  8. 반도체 기판상에 형성된 터널 절연막;
    상기 터널 절연막 상에 T자 형태로 형성된 플로팅 게이트;
    상기 플로팅 게이트 사이의 상기 반도체 기판에 형성된 소자 분리막;
    상기 소자 분리막 및 상기 플로팅 게이트 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 콘트롤 게이트를 포함하며, 상기 플로팅 게이트의 넓은 영역의 하부 표면이 상기 소자 분리막의 상부 표면보다 높은 플래시 메모리 소자.
  9. 제 8 항에 있어서,
    상기 플로팅 게이트의 상기 넓은 영역의 하부 표면과 좁은 영역의 측면은 상기 유전체막과 접하는 플래시 메모리 소자.
  10. 제 8 항에 있어서,
    상기 소자 분리막 상에 형성된 보호막을 더 포함하는 플래시 메모리 소자.
  11. 활성영역에 터널 절연막 및 제1 도전막이 형성되고, 소자분리영역에는 상기 제1 도전막보다 낮은 높이로 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막의 상부에 보호막 및 제1 절연막을 형성하는 단계;
    상기 제1 도전막의 측벽에 스페이스막을 형성하는 단계;
    상기 제1 절연막을 제거하여 상기 제1 도전막의 하부 측벽을 노출시키는 단계; 및
    노출된 상기 제1 도전막의 하부 측벽 및 상기 스페이스막이 형성된 상기 반도체 기판의 표면을 따라 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 보호막 및 제1 절연막을 형성하는 단계는,
    상기 소자 분리막이 형성된 상기 반도체 기판의 표면을 따라 상기 보호막을 형성하는 단계;
    상기 보호막 상부에 상기 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 제거하되, 상기 소자 분리막 상부에 형성된 상기 제1 절연막의 일부는 잔류시키도록 제1 식각 공정을 실시하는 단계; 및
    상기 제1 도전막 하부 측벽의 일부가 드러나도록 상기 보호막을 제거하되, 상기 소자 분리막 상부에 형성된 상기 보호막의 일부는 잔류시키는 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 보호막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 보호막은 50Å 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 보호막은 저압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법 방식으로 형성하는 플래시 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 저압 화학 기상 증착법 또는 플라즈마 화학 기상 증착법은 500℃ 내지 850℃의 온도에서 SiH2Cl2, SiH4 및 Si2H6 가스 중 어느 하나와 NH3 가스를 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.
  17. 제 12 항에 있어서,
    상기 제1 절연막은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  18. 제 12 항에 있어서,
    상기 제1 식각 공정은 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 습식 식각 공정은 HF가 포함된 습식 용액을 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
  20. 제 12 항에 있어서,
    상기 제1 식각 공정을 실시하여 상기 제1 절연막의 일부가 상기 보호막의 상부로부터 200Å 내지 300Å의 두께로 잔류되도록 하는 플래시 메모리 소자의 제조 방법.
  21. 제 12 항에 있어서,
    상기 제2 식각 공정은 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 습식 식각 공정은 H3PO4 용액 또는 HF가 포함된 용액을 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
  23. 제 12 항에 있어서,
    상기 제2 식각 공정은 상기 보호막의 높이가 상기 제1 절연막의 높이와 동일해 질 때까지 실시하는 플래시 메모리 소자의 제조 방법.
  24. 제 11 항에 있어서,
    상기 스페이스막을 형성하는 단계 이전에, 상기 제1 절연막 및 상기 보호막의 상부에 제2 절연막을 더 형성하는 플래시 메모리 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제2 절연막은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  26. 제 11 항에 있어서,
    상기 스페이스막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조 방법.
  27. 제 11 항에 있어서, 상기 스페이스막을 형성하는 단계는,
    상기 제1 도전막 및 상기 제1 절연막이 형성된 상기 반도체 기판의 표면을 따라 제2 도전막을 형성하는 단계; 및
    식각 공정을 실시하여 상기 제1 도전막의 측벽에 상기 제2 도전막의 일부가 잔류되도록 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  28. 제 27 항에 있어서,
    상기 제2 도전막은 100Å 내지 300Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  29. 제 27 항에 있어서,
    상기 식각 공정은 상기 소자 분리막 상부에 형성된 상기 제1 절연막의 일부가 노출되도록 실시하는 플래시 메모리 소자의 제조 방법.
  30. 제 11 항에 있어서,
    상기 제1 절연막을 제거하는 단계 이후에, 상기 제1 도전막과 접하는 상기 보호막의 일부를 더 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  31. 제 30 항에 있어서,
    상기 보호막의 일부를 더 제거하는 단계는 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  32. 제 31 항에 있어서,
    상기 습식 식각 공정은 H3PO4 용액을 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
  33. 제 11 항에 있어서, 상기 유전체막을 형성하는 단계 이후에,
    상기 유전체막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  34. 제 11 항에 있어서,
    상기 유전체막을 형성하는 단계 이후에, 상기 반도체 기판에 열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 열처리 공정은 O2 및 H2의 혼합가스를 이용하여 600℃ 내지 900℃의 온도에서 실시하는 플래시 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US6184085B1 (en) 1998-07-03 2001-02-06 Samsung Electronics Co., Ltd. Methods of forming nonvolatile memory devices using improved masking techniques
KR20020095690A (ko) * 2001-06-15 2002-12-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR20030056666A (ko) * 2001-12-28 2003-07-04 동부전자 주식회사 적층형 게이트 플래시 메모리 셀 제조 방법
US20060145236A1 (en) 2004-12-30 2006-07-06 Dongbuanam Semiconductor Inc. Flash memory device and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184085B1 (en) 1998-07-03 2001-02-06 Samsung Electronics Co., Ltd. Methods of forming nonvolatile memory devices using improved masking techniques
KR20020095690A (ko) * 2001-06-15 2002-12-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR20030056666A (ko) * 2001-12-28 2003-07-04 동부전자 주식회사 적층형 게이트 플래시 메모리 셀 제조 방법
US20060145236A1 (en) 2004-12-30 2006-07-06 Dongbuanam Semiconductor Inc. Flash memory device and fabricating method thereof

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