KR20100004556A - 플래시 메모리 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 게이트 절연막 및 제1 도전막을 적층하는 단계, 제1 도전막의 상부에 식각 정지막을 형성하는 단계, 식각 정지막의 상부에 제2 도전막을 형성하는 단계, 제2 도전막을 패터닝하여 제2 도전패턴을 형성하는 단계, 제2 도전패턴의 측벽에 스페이서를 형성하는 단계, 제2 도전패턴 및 스페이서에 따라 패터닝 공정을 수행하여 제1 도전패턴 및 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
플로팅 게이트, 간섭, 식각 정지막, RuO2

Description

플래시 메모리 소자 및 그의 형성 방법{Flash memory device and forming method thereof}
본 발명은 플래시 메모리 소자 및 그의 형성 방법에 관한 것으로, 특히 플로팅 게이트의 전기적 특성을 향상 수 있는 플래시 메모리 소자 및 그의 형성 방법에 관한 것이다.
플래시 메모리 소자는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 포함한다. 플로팅 게이트와 콘트롤 게이트는 두 막(layer) 간의 커패시턴스(capacitance)에 의한 커플링(coupling)비를 유발하여 플로팅 게이트에 데이터를 저장한다.
한편, 플래시 메모리 소자의 집적도가 증가함에 따라 플래시 메모리 소자의 폭 및 간격 또한 좁아지고 있는데, 특히 이웃하는 플래시 메모리 셀 간의 간격이 좁아질수록 간섭현상이 증가하는 문제가 발생한다.
하지만, 플래시 메모리 셀 간의 간격을 넓히기는 플래시 메모리소자의 집적 도를 고려할 때 한계가 있다. 또는, 간격을 넓히기 위하여 플래시 메모리 소자의 폭을 좁힐 수도 있으나, 이는 플로팅 게이트의 부피 감소를 초래하므로, 데이터의 저장 능력이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 플로팅 게이트를 제1 도전막 및 제2 도전막의 두 층으로 형성하되, 그 사이에는 전기적으로 격리가 되지 않을 정도의 얇은 두께로 식각 정지막을 형성하여, 제1 도전막과 제2 도전막의 폭을 서로 다르게 형성함으로써 데이터 저장능력 저하를 방지하면서 간섭현상을 감소시킬 수 있다.
본 발명에 따른 플래시 메모리 소자는, 반도체 기판의 활성영역 상에 형성된 게이트 절연패턴 및 제1 도전패턴을 포함한다. 제1 도전패턴의 상부에 형성되며, 제1 도전패턴의 폭보다 좁은 폭으로 형성된 식각 정지패턴 및 제2 도전패턴을 포함한다. 제1 도전패턴, 식각 정지패턴 및 제2 도전패턴의 표면을 따라 형성된 유전체막을 포함한다. 유전체막의 상부에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자로 이루어진다.
제1 도전패턴, 식각 정지패턴 및 제2 도전패턴이 플로팅 게이트로 형성되며, 제2 도전패턴의 폭은 제1 도전패턴의 폭보다 8nm 내지 20nm 더 좁게 형성되며, 식각 정지패턴의 폭은 제2 도전패턴의 폭과 동일하거나 제1 도전패턴의 폭과 동일하게 형성된다.
본 발명에 따른 플래시 메모리 소자의 형성 방법은, 반도체 기판 상에 게이트 절연막 및 제1 도전막을 형성한다. 제1 도전막의 상부에 식각 정지막을 형성한 다. 식각 정지막의 상부에 제2 도전막을 형성한다. 제2 도전막을 패터닝하여 제2 도전패턴을 형성한다. 제2 도전패턴의 측벽에 스페이서를 형성한다. 제2 도전패턴 및 스페이서에 따라 패터닝 공정을 수행하여 제1 도전패턴 및 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
제1 도전막은 언도프트(undoped) 폴리실리콘막 또는 도프트(doped) 폴리실리콘막으로 형성하며, 식각 정지막은 산화막으로 형성한다. 산화막은 SiO2막, Al2O3막, HfO2막, ZrO2막 또는 RuO2막 중 어느 하나로 형성하며, 식각 정지막은 10Å 내지 20Å의 두께로 형성한다. 제2 도전막은 도프트(doped) 폴리실리콘막으로 형성한다.
스페이서는 산화막으로 형성하며, 트렌치를 형성하는 단계 이후에, 트렌치의 내부에 소자 분리막을 형성하고, 소자 분리막 및 제1 도전패턴, 식각 정지막 및 제2 도전패턴의 표면을 따라 유전체막을 형성한다. 유전체막의 상부에 콘트롤 게이트를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.
본 발명은, 플로팅 게이트를 제1 도전막 및 제2 도전막의 두 층으로 형성하되, 그 사이에는 전기적으로 격리가 되지 않을 정도의 얇은 두께로 식각 정지막을 형성하여, 제1 도전막과 제2 도전막의 폭을 서로 다르게 형성함으로써 데이터 저장능력 저하를 방지하면서 간섭현상을 감소시킬 수 있다. 이로써, 플래시 메모리 소 자의 집적도를 향상함과 동시에 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 플래시 메모리 소자 및 그의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 웰(well)이 형성된 반도체 기판(100)의 상부에 게이트 절연막(102) 및 플로팅 게이트(floating gate)용 제1 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있으며, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 제1 도전막(104)은 언도프트(undoped) 폴리실리콘막이나 도프트(doped) 폴리실리콘막으로 형성할 수 있다.
이어서, 제1 도전막(104)의 상부에 식각 정지막(106)을 형성한다. 식각 정지막(106)은 제1 도전막(104)과 후속 형성할 플로팅 게이트용 제2 도전막(도 1b의 108)을 각각 패터닝(patterning) 하기 위하여 형성하는 막이다. 이를 위하여, 식각 정지막(106)은 후속 형성할 제2 도전막(도 1b의 108)과 식각 선택비가 서로 다른 물질로 형성한다. 이를 위하여, 식각 정지막(106)은 산화막으로 형성할 수 있다. 예를 들면, 식각 정지막(106)은 SiO2막, Al2O3막, HfO2막, ZrO2막 또는 RuO2막으로 형성할 수 있으며, 이 중에서도 RuO2막은 전기적으로 전도성을 갖는 물질이므로 시각 정지막(106)은 RuO2막으로 형성하는 것이 바람직하다.
특히, 식각 정지막(106)은 플래시 메모리 소자의 플로팅 게이트의 사이에 형성되는 막(layer) 이므로, 제1 도전막(104)과 제2 도전막(도 1b의 108)이 전기적으로 격리되지 않을 만큼의 얇은 두께로 형성한다. 바람직하게는, 식각 정지막(106)은 낮은 레벨의 전압에서도 터널링(tunneling) 현상이 발생하여 제1 도전막(104)과 제2 도전막(도 1b의 108)을 전기적으로 연결할 수 있는 두께로 형성한다. 예를 들면, 식각 정지막(106)은 10Å 내지 20Å의 두께로 형성한다.
도 1b를 참조하면, 식각 정지막(106)의 상부에 플로팅 게이트용 제2 도전막(108)을 형성한다. 제2 도전막(108)은 폴리실리콘막으로 형성할 수 있으며, 바람직하게는 도프트(doped) 폴리실리콘막으로 형성한다.
도 1c를 참조하면, 제2 도전막(도 1b의 108)의 상부에 제2 도전막(도 1b의 108)과 제1 도전막(도 1b의 104)의 폭을 서로 다르게 패터닝하기 위한 하드 마스크 패턴(110)을 형성한다. 하드 마스크 패턴(110)에 따라 제2 도전막(도 1b의 108)에 패터닝 공정을 실시하여 제2 도전패턴(108a)을 형성한다. 패터닝 공정은 건식 식각 공정으로 수행하는 것이 바람직하며, 식각 정지막(106)이 노출될 때까지 수행한다. 특히, 제2 도전패턴(108a)의 폭(W1)은 이웃하는 플로팅 게이트 간의 간섭 현상을 억제하기 위하여 후속 형성할 제1 도전패턴(도 1e의 104a)의 폭(도 1e의 W2)보다 좁게 형성하는 것이 바람직하다.
도 1d를 참조하면, 제2 도전패턴(108a) 및 하드 마스크 패턴(110)의 측벽에 스페이서(112)를 형성한다. 구체적으로 설명하면, 하드 마스크 패턴(110), 제2 도전패턴(108a) 및 식각 정지막(도 1c의 106)의 표면을 따라 스페이서(112)용 절연막을 형성한다. 예를 들면, 스페이서(112)용 절연막은 산화막으로 형성할 수 있다. 이어서, 제2 도전패턴(108a) 사이(A)에 제1 도전막(104)이 드러나도록 식각 공정을 실시하되, 제2 도전패턴(108a) 및 하드 마스크 패턴(110)의 측벽에는 절연막을 잔류시켜 스페이서(112)를 형성한다. 이때, 제2 도전패턴(108a) 사이(A)로 노출되는 식각 정지막(도 1c의 106)을 제거하여 식각 정지패턴(106a)이 형성된다. 이를 위하여, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다.
도 1e를 참조하면, 하드 마스크 패턴(110) 및 스페이서(112)를 마스크 패턴(HM)으로 사용하여 노출된 제1 절연막(도 1d의 104) 및 게이트 절연막(도 1d의 102)을 패터닝한다. 제1 도전패턴(104a) 및 게이트 절연패턴(102a)이 형성된다. 즉, 제1 도전패턴(104a)의 폭(W2)은 제2 도전패턴(108a)의 폭(W1)보다 스페이서(112)의 두께만큼 더 넓게 형성된다. 바람직하게는, 제1 도전패턴(104a)의 폭은 제2 도전패턴(108a)의 폭보다 8nm 내지 20nm 만큼 더 넓게 형성한다. 이어서, 노출된 반도체 기판(100)을 일정 깊이로 제거하여 트렌치(TC)를 형성한다. 이로써, 제1 도전패턴(104a), 식각 정지패턴(106a) 및 제2 도전패턴(108a)은 플로팅 게이트(FG)가 된다.
도 1f를 참조하면, 트렌치(TC)의 내부에 소자 분리막(114)을 형성한다. 소자 분리막(114)은 산화막으로 형성할 수 있다. 예를 들면, 소자 분리막(114)은 플래시 메모리 소자의 집적도가 증가함에 따라 갭필(gap-fill) 공정이 용이한 SOD(spin on dielectric)막 및 치밀성이 우수한 HDP(high density plasma)막을 적층하여 형성할 수도 있다.
소자 분리막(114)은 트렌치(TC)의 내부가 충분히 채워지도록 하드 마스크 패턴(110)이 모두 덮이도록 형성한 후, 하드 마스크 패턴(110)이 노출되도록 평탄화(CMP) 공정을 실시한다.
도 1g를 참조하면, 하드 마스크 패턴(도 1f의 110)을 제거한 후, 소자 분리막(114)의 EFH(effective field height)를 조절하기 위한 식각 공정을 실시한다. 이때, 소자 분리막(114)과 스페이서(도 1f의 112)는 모두 산화막 계열 물질로써 식각 선택비가 유사하기 때문에, 소자 분리막(114)의 높이가 낮아지면서 노출되는 스페이서(도 1f의 112)도 동시에 제거된다. 예를 들면, 소자 분리막(114)의 상단면이 제1 도전패턴(104a)의 상단면과 수평한 높이까지 되면 스페이서(도 1f의 112)는 모두 제거될 수 있다. 또한, 스페이서(도 1f의 112)의 하부에 형성되었던 식각 정지패턴(106a)은 일부 잔류하거나 모두 제거될 수도 있다.
도 1h를 참조하면, 소자 분리막(114) 및 플로팅 게이트(FG)의 표면을 따라 유전체막(116)을 형성하고, 유전체막(116)의 상부에 콘트롤 게이트용 제3 도전막(118)을 형성한다. 유전체막(116)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 제3 도전막(118)은 폴리실리콘막으로 형성할 수 있으며, 바람직하게는, 도프트(doped) 폴리실리콘막으로 형성한다.
상술한 바와 같이, 플로팅 게이트(FG)의 제1 도전패턴(108a) 간의 간격(W3)을 유지하여 데이터의 저장 능력을 유지함과 동시에, 제2 도전패턴(108a) 간의 간격(W4)을 제1 도전패턴(108a) 간의 간격(W3)보다 넓게 형성하여 이웃하는 플로팅 게이트(FG) 간의 간섭 현상을 낮출 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 플래시 메모리 소자 및 그의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 104a : 제1 도전패턴
106 : 식각 정지막 108 : 제2 도전막
108a : 제2 도전패턴 110 : 하드 마스크 패턴
112 : 스페이서 114 : 소자 분리막
116 : 유전체막 118 : 제3 도전막

Claims (12)

  1. 반도체 기판의 활성영역 상에 형성된 게이트 절연패턴, 제1 도전패턴 및 식각 정지패턴;
    상기 식각 정지패턴의 상부에 형성되며, 상기 제1 도전패턴의 폭보다 좁은 폭으로 형성된 제2 도전패턴;
    상기 제1 도전패턴, 상기 식각 정지패턴 및 상기 제2 도전패턴의 표면을 따라 형성된 유전체막; 및
    상기 유전체막의 상부에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전패턴, 상기 식각 정지패턴 및 상기 제2 도전패턴이 플로팅 게이트로 형성된 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제2 도전패턴의 폭은 상기 제1 도전패턴의 폭보다 8nm 내지 20nm 더 좁은 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 식각 정지패턴의 폭은 상기 제2 도전패턴의 폭과 동일하거나 상기 제1 도전패턴의 폭과 동일한 플래시 메모리 소자.
  5. 반도체 기판 상에 게이트 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막의 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막의 상부에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 패터닝하여 제2 도전패턴을 형성하는 단계;
    상기 제2 도전패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 제2 도전패턴 및 상기 스페이서에 따라 패터닝 공정을 수행하여 제1 도전패턴 및 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 도전막은 언도프트(undoped) 폴리실리콘막 또는 도프트(doped) 폴리실리콘막으로 형성하는 플래시 메모리 소자의 형성 방법.
  7. 제 5 항에 있어서,
    상기 식각 정지막은 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 산화막은 SiO2막, Al2O3막, HfO2막, ZrO2막 또는 RuO2막 중 어느 하나로 형성하는 플래시 메모리 소자의 형성 방법.
  9. 제 5 항에 있어서,
    상기 식각 정지막은 10Å 내지 20Å의 두께로 형성하는 플래시 메모리 소자의 형성 방법.
  10. 제 5 항에 있어서,
    상기 제2 도전막은 도프트(doped) 폴리실리콘막으로 형성하는 플래시 메모리 소자의 형성 방법.
  11. 제 5 항에 있어서,
    상기 스페이서는 산화막으로 형성하는 플래시 메모리 소자의 형성 방법.
  12. 제 5 항에 있어서, 상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치의 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 상기 제1 도전패턴, 식각 정지막 및 제2 도전패턴의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 콘트롤 게이트를 형성하는 단계를 더 포함하는 플래 시 메모리 소자의 형성 방법.
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