KR20070090355A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트 패턴이 형성된 반도체 기판 상부에 제1 산화막, 고유전막 및 제2 산화막으로 구성된 유전체막 및 컨트롤 게이트용 도전층을 순차적으로 형성하는 단계와, 건식 식각 공정을 실시하여 상기 컨트롤 게이트용 도전층 및 제2 산화막의 소정 영역을 식각하는 단계와, 습식 식각 공정을 실시하여 상기 고유전막의 소정 영역을 식각하는 단계와, 건식 식각 공정을 실시하여 상기 제1 산화막의 소정 영역을 식각하는 단계를 포함함으로써, 플로팅 게이트 측면에 고유전막 잔류물이 남아있지 않게 되어 안정적인 소자를 구현할 수 있다.
고유전막, 건식 식각, 습식 식각
Description
도 1은 본 발명이 적용되는 플래쉬 메모리 소자의 레이아웃도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 A-A라인을 절취한 상태의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 소자 분리막
108 : 유전체막 108a : 제1 산화막
108b : 고유전막 108c : 제2 산화막
110 : 제2 폴리실리콘막 112 : 텅스텐실리사이드막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트 측면에 고유전막 잔류물이 남아있지 않게 하여 안정적인 소자를 구현하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자의 게이트 형성시 플로팅 게이트용 제1 폴리실리콘막, 유전체막, 컨트롤 게이트용 제2 폴리실리콘막 및 텅스텐실리사이드막을 형성하고, 텅스텐실리사이드막 상부에 하드 마스크 패턴을 증착한 후 사진 및 식각 공정을 실시하여 게이트를 형성한다.
그러나, 소자가 고집적화되어 감에 따라 셀 사이즈가 줄어들게 되어 유전체막의 캐패시턴스(capacitance) 값이 감소하게 된다. 이로 인하여 커플링 비(coupling ratio)가 감소하여 프로그램 속도의 저하를 유발하게 된다. 또한, 소자가 고집적화될수록 커플링 비를 확보하기 위해 유전체막의 두께도 함께 감소되어야 한다. 그러나, 유전체막의 두께가 감소하면, 전하 누설 증가 및 보존(retention) 특성 감소를 가져와 소자의 특성을 저하시킨다.
상기의 문제점들을 해결하기 위해 최근 유전체막을 대체할 수 있는 새로운 물질로 유전율이 높은 고유전막을 이용한 산화막, 고유전막, 산화막 적층 구조의 유전체막의 개발이 활발히 진행되고 있다.
그러나, 고유전막은 게이트 식각 공정시 인시튜(in-situ)로 건식 식각 공정을 적용하는데, 이때, 고유전막이 질화막 또는 산화막에 비해 식각 속도가 현격히 떨어져 게이트 식각 공정시 플로팅 게이트 측면에 잔류하게 되어 후속 공정 진행시 악영향을 미치게 되고, 이로 인하여 소자의 특성이 저하된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트 측면에 고유전막의 잔여물이 남아있지 않게 하여 안정적인 소자를 구현하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조방법은, 플로팅 게이트 패턴이 형성된 반도체 기판 상부에 제1 산화막, 고유전막 및 제2 산화막으로 구성된 유전체막 및 컨트롤 게이트용 도전층을 순차적으로 형성하는 단계와, 건식 식각 공정을 실시하여 상기 컨트롤 게이트용 도전층 및 제2 산화막의 소정 영역을 식각하는 단계와, 습식 식각 공정을 실시하여 상기 고유전막의 소정 영역을 식각하는 단계와, 건식 식각 공정을 실시하여 상기 제1 산화막의 소정 영역을 식각하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명이 적용되는 플래쉬 메모리 소자의 레이아웃도이다.
반도체 기판의 소정 영역에 소자분리막이 라인 형태로 형성되어 액티브 영역(a) 및 필드 영역(b)이 확정된다. 액티브 영역(a)의 소정 영역에는 터널 산화막 및 플로팅 게이트(c)가 형성된다. 그리고 플로팅 게이트(c)와 중첩되고, 액티브 영역 (a) 및 필드 영역(b)과 교차되도록 컨트롤 게이트(d)가 형성된다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 컨트롤 게이트가 형성되지 않는 영역의 반도체 기판 및 소자 분리막 상부의 구조물들을 제거하는 공정을 설명하기 위해 도 1의 A-A라인을 절취한 상태의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104) 및 질화막(미도시)을 형성 한 후, 사진 식각 공정으로 질화막, 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 형성한 후 질화막 상부가 노출될 때까지 제1 절연막을 연마하여 소자 분리막(106)을 형성한다. 이후, 질화막을 제거한다. 소자 분리막(106)의 EFH(Effective Field Height)를 낮추기 위하여 소자 분리막(106)을 소정 두께 식각한다. 이때, 소자 분리막(106)의 표면이 제1 폴리실리콘막(104)의 표면보다 낮아지도록 한다. 소자 분리막(106)의 상부를 식각함으로써 전체 구조의 표면이 요철 모양을 갖는다. 여기서, 제1 절연막은 HDP 산화막을 이용하여 형성함이 바람직하다.
전체 구조 상부에 유전체막(108), 컨트롤 게이트용 제2 폴리실리콘막(110) 및 텅스텐실리사이드막(112)을 순차적으로 형성한다. 이때, 유전체막(108)은 제1 산화막(108a), 고유전막(108b) 및 제2 산화막(108c)을 순차적으로 형성하는데, 제1 및 제2 산화막(108a 및 108c)은 CVD(Chemical Vapor Deposition)방식을 이용하여 700℃ 내지 900℃의 온도와 0.2Torr 내지 0.5Torr의 압력에서 DCS(dichlorosilane) 및 N2O 가스를 이용하여 형성하고, 고유전막(108b)은 ALD(Atomic Layer Deposition)방식을 이용하여 Al2O3, HfO2 또는 ZrO2로 형성한다.
도 2b를 참조하면, 텅스텐실리사이드막(112) 상부에 하드 마스크막을 형성한 후 노광 및 현상 공정으로 식각하여 하드 마스크 패턴(미도시)을 형성한다. 이후, 건식 식각 공정을 실시하여 하드 마스크 패턴, 텅스텐실리사이드막(112) 및 제2 산화막(108c)을 식각한다. 이때, 텅스텐실리사이드막(112)은 NF3, Cl2, N2 및 O2 가스를 이용하여 제거하고, 제2 폴리실리콘막(110)은 HBr 및 O2 가스를 이용하여 제거하고, 제2 산화막(108c)은 CF4 가스를 이용하여 제거한다.
도 2c를 참조하면,습식 식각 공정을 실시하여 고유전막(108b)을 제거한다. 이때, 고유전막(108b)은 H2SO4 대 H2O2를 3:1 내지 5:1의 비율로 혼합한 용액을 이용하여 제거한다.
도 2d를 참조하면, 건식 식각 공정을 실시하여 제1 산화막(108a) 및 제1 폴리실리콘막(104)을 식각하여 게이트를 형성한다. 이때, 제1 산화막(108a)은 CF4 가스를 이용하여 제거하고, 제1 폴리실리콘막(104)은 HBr 및 O2 가스를 이용하여 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 건식 식각 공정과 습식 식각 공정의 혼합 사용으로 게이트를 형성함으로써 플로팅 게이트 측면에 고유전막의 잔여물이 남아있지 않게 되어 안정적인 소자를 구현할 수 있다.
둘째, 고유전막을 습식 식각 공정을 실시하여 제거함으로써 유전체막의 제1 산화막은 식각되지 않고 고유전막만을 선택적으로 제거할 수 있다.
Claims (10)
- 플로팅 게이트 패턴이 형성된 반도체 기판 상부에 제1 산화막, 고유전막 및 제2 산화막으로 구성된 유전체막 및 컨트롤 게이트용 도전층을 순차적으로 형성하는 단계;건식 식각 공정을 실시하여 상기 컨트롤 게이트용 도전층 및 제2 산화막의 소정 영역을 식각하는 단계;습식 식각 공정을 실시하여 상기 고유전막의 소정 영역을 식각하는 단계;건식 식각 공정을 실시하여 상기 제1 산화막의 소정 영역을 식각하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 플로팅 게이트 패턴을 형성하는 단계는상기 반도체 기판상에 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계; 및상기 트렌치가 매립되도록 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 산화막은 CVD방식으로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 산화막은 700℃ 내지 900℃의 온도와 0.2Torr 내지 0.5Torr의 압력에서 DCS 및 N2O 가스를 이용하여 형성하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 고유전막은 Al2O3, HfO2 또는 ZrO2를 ALD방식으로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 컨트롤 게이트용 도전층은 폴리실리콘막 및 텅스텐실리사이드막을 적층하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제1항 또는 제6항에 있어서, 상기 컨트롤 게이트용 도전층의 상기 텅스텐실 리사이드막은 NF3, Cl2, N2 및 O2 가스를 이용하여 식각하고, 상기 폴리실리콘막은 HBr 및 O2 가스를 이용하여 식각하며, 상기 제2 산화막은 CF4 가스를 이용하여 식각하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 고유전막은 H2SO4 대 H2O2를 3:1 내지 5:1의 비율로 혼합한 식각 용액을 이용하여 식각하는 플래쉬 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1 산화막을 식각한 후 건식 식각 공정으로 상기 플로팅 게이트용 도전막을 식각하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제1항 또는 제9항에 있어서, 상기 제1 산화막은 CF4 가스를 이용하여 식각 공정을 실시하고, 상기 플로팅 게이트용 도전막은 HBr 및 O2 가스를 이용하여 식각 공정을 실시하는 플래쉬 메모리 소자의 제조방법.
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| KR1020060019978A KR20070090355A (ko) | 2007-03-02 | 2007-03-02 | 플래쉬 메모리 소자의 제조방법 |
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|---|---|---|---|---|
| US7727893B2 (en) | 2007-12-18 | 2010-06-01 | Samsung Electronics Co., Ltd. | Method of forming a dielectric layer pattern and method of manufacturing a non-volatile memory device using the same |
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2007
- 2007-03-02 KR KR1020060019978A patent/KR20070090355A/ko not_active Application Discontinuation
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