KR20090003909A - 불휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

불휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

채널의 길이 방향으로 인장 스트레스를 유발시켜 메모리 셀 전류를 증가시킬 수 있는 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것으로, 상기 불휘발성 메모리 장치는 제1 방향으로 연장되어 있는 액티브 영역을 갖는 반도체 기판을 포함한다. 제1 방향으로 반도체 기판의 액티브 영역에 인접하고, 제1 스트레스를 갖는 제1 소자 분리 영역들을 포함한다. 액티브 영역의 제1 방향에 수직인 제2 방향 양 단부에 인접하고, 제1 스트레스보다 작은 제2 스트레스를 갖는 제2 소자 분리 영역들을 포함한다. 상기와 같이, 액티브 영역에 제1 방향 및 제2 방향으로 인접하는 소자 분리 영역들을 스트레스 정도에 차이를 갖도록 형성시켜 채널의 길이 방향으로 인장 스트레스를 유발시킬 수 있다. 따라서, 미세화된 불휘발성 메모리 소자에서 채널 영역 내 전자 이동도가 증가되며, 포화 드레인 전류를 증가시킬 수 있다.

Description

불휘발성 메모리 장치 및 이의 제조 방법{A non-volatile memory device and method of manufacturing the same}
본 발명은 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 채널이 형성되는 액티브 영역 및 상기 액티브 영역을 한정하는 소자 분리 영역을 포함하는 불휘발서 메모리 장치 및 이의 제조 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하기 위해 데이터 전송 속도가 높은 고집적 소자가 요구되고 있다. 고집적 반도체 메모리 장치를 제조하기 위해서 메모리 셀의 디자인 룰(design rule)은 급속도로 줄어들고 있다. 따라서, 반도체 메모리 장치는 더욱 미세해진 패턴(fine pattern)을 요구하고 있다.
이와 같은 미세 회로 공정에서는 소자 분리 영역을 형성할 경우에 홈을 형성하고 절연물로 매립하여 액티브 영역의 절연성을 확보하는 STI(Shallow Trench Isolation)법이 LOCOS(LOCal Oxidation of Silicon)법보다 기판 표면으로부터 돌출되지 않으면서도 확실하게 소자 분리를 수행할 수 있어 많이 이용되고 있다.
상기와 같은 소자 분리 영역에서는 매립된 절연물이 인접하는 소자 영역에 압축 스트레스를 인가한다. 즉, STI법에 의한 소자 분리 영역 내 절연물은 보통, 기생 용량 증가를 회피하기 위해서, 비유전률 3.9의 실리콘 산화물이 사용되지만, 실리콘 산화물은 원래의 실리콘에 대하여 체적이 팽창하여 생성되므로, 인접하는 액티브 영역에 압축 스트레스(compressive stress)를 가한다. 이 압축 스트레스에 의해 소자 특성의 크기에 대한 변동이 나타나고 있다. 또한, 트랜지스터들의 채널 형성 부위에 압축 스트레스가 발생되면서 전자들을 캐리어로서 사용하는 NMOS(n-Channel Metal Oxide Semionductor) 트랜지스터에서 전자 이동도(electron mobility)와 포화 드레인 전류(saturation drain current; Idsat)가 감소될 수 있다. 이러한 압축 스트레스의 영향은 소자 사이즈가 미세화될수록 현저하게 되므로, 이 압축 스트레스를 최소화시켜 반도체 메모리 장치의 미세화에 기여할 수 있다.
특히, 미세화가 진행되고 있는 낸드(NAND) 플래시 메모리 장치 등의 불휘발성 메모리 장치의 경우에서는 채널 길이에 평행한 방향(채널 길이 방향)으로 길이가 긴 스트링 형상의 액티브 영역을 가지고 있어 절연물이 상기 액티브 영역에 인접한 면이 많아 압축 스트레스의 영향이 매우 크게 작용할 수 있다. 따라서, 낸드 플래시 메모리 장치에서는 전자 이동도와 셀의 포화 드레인 전류가 감소되는 문제를 개선시키기 위해서 상기 압축 스트레스의 영향을 최소화시키는 것이 중요하다.
또한, 최근의 연구로부터, STI법에 의해 형성된 소자 분리 영역에 의한 액티브 영역으로의 압축 스트레스의 영향이 다른 것으로 판명되고 있다. 즉, N형 MOS 트랜지스터의 경우에는 액티브 영역에 대한 채널 길이 방향의 압축 스트레스와, 채 널 폭에 평행한 방향(채널 폭 방향)의 압축 스트레스가 모두 동작 전류를 감소시키는 요인이 된다. 반면에, P형 MOS 트랜지스터의 경우에는 액티브 영역에 대한 채널 폭 방향의 압축 스트레스만이 동작 전류를 감소시키는 요인이 되고, 채널 길이 방향의 압축 스트레스는 오히려 동작 전류의 향상에 기여한다.
STI 소자 분리 영역을 형성할 경우, 상기 소자 분리 영역에서 활성 영역에 미치는 압축 스트레스의 방향은 필연적으로 등방적으로 된다. 따라서, 동일한 반도체 기판 위에 N형 및 P형 MOS 트랜지스터를 탑재하여 이루어지는 CMOS 트랜지스터에 STI 소자 분리 영역을 형성하는 경우에는 N형 및 P형 MOS 트랜지스터의 동작 전류의 향상을 동시에 이루는 것이 어렵다.
또한, STI 소자 분리 영역 내에서 압축 스트레스를 완화하는 절연막(라이너 질화막)을 실리콘과 실리콘 산화물 사이에 끼워 넣는 기술도 연구되고 있다. 그러나, 라이너 질화막을 설치했다고 하여도, STI 소자 분리 영역의 실리콘 산화물에 의한 STI 측벽으로의 압축 스트레스는 여전히 잔류하게 된다.
따라서, 낸드 플래시 메모리 장치 등의 불휘발성 메모리 장치에서 액티브 영역에 미치는 압축 스트레스 효과가 큰 경우, 전자 이동도와 포화 드레인 전류의 감소 문제를 개선시킬 수 있는 기술이 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 반도체 기판에 압축 스트레스 효과를 이용하여 셀 전류의 감소 문제를 개선시킬 수 있는 소자 분리 영역을 포함하는 불휘발성 메모리 장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은 압축 스트레스 효과를 이용하여 셀 전류의 감소 문제를 개선시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상술한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 의하면, 제1 방향으로 연장되어 있는 액티브 영역을 포함하는 반도체 기판을 포함한다. 상기 제1 방향으로 상기 반도체 기판의 상기 액티브 영역에 인접하고, 제1 스트레스를 갖는 제1 소자 분리 영역들을 포함한다. 상기 액티브 영역의 상기 제1 방향에 수직인 제2 방향 양 단부에 인접하고, 상기 제1 스트레스보다 작은 제2 스트레스를 갖는 제2 소자 분리 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 소자 분리 영역들은 고밀도플라즈마(HDP) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물, 실리콘 질화물 등을 포함하여 형성될 수 있다. 상기 제2 소자 분리 영역들은 열 화학 기상 증착(Thermal CVD) 산화물, O3-TEOS, 공기(air) 등을 포함하여 형성될 수 있다.
상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법에 의하면, 반도체 기판에 제1 방향으로 연장되는 액티브 영역을 한정하도록 상기 제1 방향으로 상기 액티브 영역에 인접하며, 제1 스트레스를 갖는 제1 소자 분리 영역들을 형성한다. 상기 액티브 영역의 제1 방향에 수직인 제 2 방향 양 단부에 인접하는 위치에 상기 제1 스트레스보다 작은 스트레스를 갖는 제2 소자 분리 영역을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 소자 분리 영역들은 고밀도플라즈마(HDP) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물, 실리콘 질화물 등을 포함하여 형성될 수 있다. 상기 제2 소자 분리 영역들은 열 화학 기상 증착(Thermal CVD) 산화물, O3-TEOS 등을 포함하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 소자 분리 영역들은 상기 반도체 기판의 상기 액티브 영역의 양 측부와 인접한 부분을 부분적으로 식각하여 소자 분리를 위한 트렌치들을 형성하고, 상기 트렌치들 내에 제1 절연물을 매립한 다음 상기 제1 절연물이 상기 소자 분리 트렌치들 내부에만 남도록 평탄화하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 소자 분리 영역들은 상기 반도체 기판의 상기 액티브 영역의 양 단부와 인접한 부분을 부분적으로 식각하여 소자 분리 홀들을 형성하고, 상기 소자 분리 홀들 내에 상기 제1 절연물보다 작은 제2 스트레스를 갖는 제2 절연물을 매립한 다음 상기 제2 절연물이 상기 소자 분리 홀들 내부에만 남도록 평탄화하여 형성할 수 있다.
이때, 상기 제2 절연물은 상기 제1 절연물과 서로 다른 방향으로 스트레스를 갖는 물질로도 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 소자 분리 영역들은 상기 액티브 영역의 양 단부와 접촉하며, 상기 제2 방향으로 연장되어 상기 제1 소자 분리 영역들과 접촉되도록 형성될 수 있다. 또한, 상기 제2 소자 분리 영역들은 내부에 공기(air)를 포함하는 빈 공간(space)을 갖도록 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 의하면, 제1 소자 분리 영역들을 형성하여 액티브 영역 내 채널의 길이 방향으로 인장 스트레스를 유발시킬 수 있다. 따라서, 미세화된 불휘발성 메모리 장치에서 채널 영역 내 전자 이동도가 증가될 수 있으며, 포화 드레인 전류의 감소를 억제하여 셀 전류를 증가시킬 수 있다.
상기와 같은 본 발명의 소자 분리 영역 형성 방법에 따르면, 복수개의 스트링 형상을 갖는 액티브 영역에 제1 방향 및 제1 방향에 수직한 제2 방향으로 인접하는 소자 분리 영역들 내에 스트레스 정도에 차이를 갖는 절연물들을 채워 형성시킴으로써, 액티브 영역 내 채널의 길이 방향으로 인장 스트레스를 유발시킬 수 있다. 따라서, 미세화된 불휘발성 메모리 장치에서 채널 영역 내 전자 이동도가 증가될 수 있으며, 포화 드레인 전류의 감소를 억제하여 셀 전류를 증가시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막이 다른 막 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막이 개재될 수 있다.
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 평면도이며, 도 2는 도 1에 도시된 X-X 라인을 따라 절개된 단면도이고, 도 3은 도 1에 도시된 Y-Y 라인을 따라 절개된 단면도이며, 도 4는 도 1에 도시된 Z-Z 라인을 따라 절개된 단면도이다. 이때, 도 1 내지 도 4에 있어서, 상기 불휘발성 메모리 장치로서 낸드(NAND) 플래시 메모리 소자를 예시적으로 설명한다.
도 1 내지 도 4를 참조하면, 상기 불휘발성 메모리 장치는 액티브 영역(11)을 갖는 반도체 기판(10)과, 상기 액티브 영역(11)의 양 측부에 인접하여 형성된 제1 소자 분리 영역들(20) 및 상기 액티브 영역(11)의 양 단부에 인접하여 형성된 제2 소자 분리 영역들(30)을 포함한다. 또한, 상기 반도체 기판(10) 상에 형성된 게이트 구조물(40)을 더 포함한다.
상기 반도체 기판(10)은 실리콘웨이퍼로 이루어지며, 제1 방향(2a)으로 연장되는 액티브 영역(11)을 포함하며, 상기 게이트 구조물(40)은 상기 제1 방향(2a)에 대하여 실질적으로 수직한 제2 방향(2b)으로 연장된다. 즉, 상기 액티브 영역(11)과 상기 게이트 구조물(40)은 상기 반도체 기판(10) 상에서 실질적으로 수직하며, 액티브 영역(11)의 일부(11a)에서는 채널 영역이 형성된다. 한편, 상기 액티브 영역(11)의 다른 부위들(11b)에는 불순물이 도핑된 소스/드레인 영역이 형성되어 있 다. 상기 불순물은 이온 주입 공정에 의해 상기 액티브 영역(11)의 다른 부위들(11b)에 주입될 수 있다.
상기 제1 소자 분리 영역들(20)은 상기 반도체 기판(10) 내에 상기 액티브 영역(11)을 양 측부에서 채널 폭 방향(W)으로 한정하도록 형성된다. 즉, 상기 제1 소자 분리 영역들(20)은 제1 방향(2a)에 수직인 제2 방향(2b)으로 상기 반도체 기판(10)의 액티브 영역(11)에 인접하여 형성되며, 상기 반도체 기판(10)의 상부로 돌출된 형상을 갖는다. 상기 액티브 영역(11)을 한정하기 위하여 상기 제1 소자 분리 영역들(20)은 제1 스트레스를 가지는 제1 절연물로 이루어져 있다. 상기 제1 절연물의 예로서는 고밀도플라즈마(HDP: High Density Plasma) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물, 실리콘 질화물(SiN) 등을 들 수 있다. 상기 제1 소자 분리 영역들(20)의 상부면의 일부에는 유전막 패턴(22) 및 상기 유전막 패턴(22) 상에 컨트롤 게이트 전극(24)의 일부가 상기 제2 방향으로 연장되도록 형성되어 있다.
상기 제2 소자 분리 영역들(30)은 상기 반도체 기판(10) 내에 상기 액티브 영역(11)을 양 단부에서 채널 길이 방향(L)으로 한정하도록 형성된다. 즉, 상기 제2 소자 분리 영역들(30)은 액티브 영역(11)의 상기 제1 방향(2a) 양 단부에 인접하도록 형성되며, 상기 반도체 기판(10)의 상부로 돌출된 형상을 갖는다. 상기 액티브 영역(11)을 한정하기 위하여 상기 제2 소자 분리 영역들(30)은 제1 스트레스 보다 작은 제2 스트레스를 가지는 제2 절연물로 이루어져 있다. 상기 제2 절연물의 예로서는 열 화학 기상 증착(Thermal CVD) 산화물 또는 O3-TEOS 등을 들 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제2 소자 분리 영역들(30)은 상기 제2 절연물 대신에 내부에 공기(air)를 포함하여 빈 공간(space)을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 절연물은 상기 제1 절연물과 서로 다른 방향으로 스트레스를 갖는 물질일 수 있다. 즉, 상기 제1 절연물이 압축 스트레스를 갖는 경우, 상기 제2 절연물은 인장 스트레스를 갖아 상기 제2 절연물의 매립 위치에 따라 액티브 영역에 다른 방향의 스트레스를 작용할 수 있다.
상기 액티브 영역(11)에 채널 길이 방향(L)으로 가해지는 압축 스트레스를 감소시키기 위해 상기 제2 소자 분리 영역들(30)은 상기 액티브 영역(11)의 양 단부와 접촉되도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 소자 분리 영역들(30)의 측면들은 액티브 영역(11)의 제1 방향(2a)에 따라 연장되도록 형성될 수 있다.
따라서, 상기 액티브 영역(11)에 채널 길이 방향(L)으로 가해지는 압축 스트레스가 감소되므로, 종래의 불휘발성 메모리 장치와 비교하여 상기 액티브 영역(11)의 채널 영역에 인장 스트레스를 유발시키게 된다. 이에 따라, 상기 종래의 소자 분리 영역이 하나의 절연물로 이루어지는 불휘발성 메모리 장치와 비교할 때 상기 제2 소자 분리 영역에 의해 채널 영역의 전자 이동도가 증가될 수 있으며, 상기 불휘발성 메모리 장치의 포화 드레인 전류의 감소를 억제시킬 수 있다.
상기 게이트 구조물(40)은 반도체 기판(10) 상에 형성된 터널 산화막 패턴(12)과, 상기 터널 산화막 패턴(12) 상에 형성된 플로팅 게이트 전극(14)과, 상기 플로팅 게이트 전극(14)의 상단부로부터 상기 제2 방향으로 연장된 제1 소자 분리 영역들(20)의 일부 상에 형성된 유전막 패턴(22)과, 상기 유전막 패턴(22) 상에 형성된 컨트롤 게이트 전극(24)을 포함한다.
상기 터널 산화막 패턴(12)은 실리콘 산화물로 이루어질 수 있으며, 상기 유전막 패턴(22)은 ONO(oxide-nitride-oxide)로 구성될 수 있다. 상기 플로팅 게이트 전극(14) 및 컨트롤 게이트 전극(24)은 불순물 도핑된 폴리실리콘으로 형성될 수 있다. 상세하게 도시되지는 않았으나, 상기 컨트롤 게이트 전극(24)은 불순물 도핑된 폴리실리콘층 및 금속 실리사이드층을 포함할 수 있다. 상기 금속 실리사이드층으로는 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등이 사용될 수 있다.
도 5는 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 평면도이다.
이때, 도 5에서는 도 1을 참조하여 설명한 불휘발성 메모리 장치와 제2 소자 분리 영역들(33)의 위치를 제외한 구성이 동일하므로 중복된 설명을 생략하도록 한다. 즉, 상기 불휘발성 메모리 장치는 도 1에서와 동일한 반도체 기판(10)과, 채널 영역(11a) 및 소스/드레인 영역(11b)을 갖는 액티브 영역(11)과, 제1 소자 분리 영역들(20)을 포함한다.
도 5를 참조하면, 상기 제2 소자 분리 영역들(33)은 상기 반도체 기판(10) 내에 상기 액티브 영역(11)을 양 단부에서 채널 길이 방향(L)으로 한정하도록 형성된다. 이때, 상기 제2 소자 분리 영역들(33)은 액티브 영역(11)의 양 단부와 접촉하는 일면을 갖으며, 상기 일면은 상기 제2 방향(2b)으로 연장되어 제1 소자 분리 영역들(20)과 넓게 접촉되도록 형성될 수 있다.
따라서, 상기 실시예 2는 상기 실시예 1에 비해 제2 소자 분리 영역들(33)의 면적이 넓으므로 패터닝 및 갭필 공정이 보다 용이할 수 있다.
이 경우에도, 상기 액티브 영역(11)에 채널 길이 방향(L)으로 가해지는 압축 스트레스가 감소되므로, 종래의 불휘발성 메모리 장치와 비교하여 상기 액티브 영역(11)의 채널 영역에 인장 스트레스를 유발시키게 된다. 따라서, 상기 종래의 소자 분리 영역이 하나의 절연물로 이루어지는 불휘발성 메모리 장치와 비교할 때 상기 제2 소자 분리 영역들(33)에 의해 채널 영역의 전자 이동도가 증가될 수 있으며, 상기 불휘발성 메모리 장치의 포화 드레인 전류의 감소를 억제시킬 수 있다.
도 6 내지 도 10은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치의 제조 방법의 일 예를 설명하기 위한 단면도들이다. 이때, 도 6 내지 도 10은 도 2에서의 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체 기판(100) 상에 제1 방향(2a, 도 1)으로 연장되는 액티브 영역(110)의 양 측부에 인접하여 상기 액티브 영역(110)을 제1 방향(2a)으로 한정하는 제1 소자 분리 영역들(200)을 형성한다.
구체적으로, 반도체 기판(100) 상에 패드 산화막(미도시) 및 제1 패드 질화막(미도시)을 차례로 증착한다. 상기 패드 산화막은 열산화법에 의해 형성하고, 제 1 패드 질화막은 화학 기상 증착법에 의해 소스 가스로서 SiH2Cl2 및 NH3를 사용하여 형성한다. 이어서, 상기 제1 패드 질화막에 포토리소그래피 공정을 이용하여 소자 분리를 위한 제1 마스크(130)를 형성하고, 상기 제1 마스크(130)를 이용하여 제1 소자 분리 영역들(200)이 형성될 액티브 영역에 인접한 부분의 패드 산화막 및 반도체 기판(100)을 일정 깊이로 식각하여 제1 방향(2a)으로 연장되는 트렌치들(202)을 형성한다. 이때, 상기 패드 산화막은 식각되어 패드 산화막 패턴(120)으로 형성된다.
상기 트렌치들(202)이 형성된 전면에 소자 분리를 형성하기 위하여 제1 스트레스를 갖는 제1 절연물을 매립한다. 상기 제1 절연물은 상기 트렌치들(202)을 완전히 매립하면서 상기 제1 마스크(130) 상에 형성된다. 상기 제1 절연물의 제1 스트레스는 액티브 영역(110)을 채널 폭 방향(W)으로 압축시킨다. 상기 제1 절연물의 예로서는 고밀도플라즈마(HDP: High Density Plasma) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물, 실리콘 질화물(SiN) 등을 들 수 있다.
상기 제1 마스크(130) 상에 존재하는 제1 절연물을 제거하여 상기 제1 절연물이 트렌치들(202)의 내부에만 존재하도록 평탄화한다. 상기 평탄화는 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 수행될 수 있다. 이와 같이, 상기 트렌치들(202)을 따라 상기 제1 방향(2a)으로 연장되며, 상기 반도체 기판(100)의 액티브 영역(110)을 채널 폭 방향(W)으로 한정시키는 제1 스트레스를 갖는 제1 소자 분리 영역들(200)을 완성할 수 있다.
이때, 상기 액티브 영역(110)은 이후에 채널 형성시 채널 길이 방향(L)으로 연장된다. 상기 액티브 영역(110)을 한정하는 제1 소자 분리 영역들(200)도 상기 액티브 영역(110)과 접촉되어 연장되므로, 채널 길이 방향(L)으로 연장된다. 따라서, 상기 제1 소자 분리 영역들(200)과 액티브 영역(110) 사이의 접촉하는 면적이 넓어 상기 제1 액티브 영역(110)과의 접촉면으로 가해지는 압축 스트레스가 크다.
도 7을 참조하면, 상기 반도체 기판(100)에 액티브 영역(110)의 상기 제1 방향(2a)에 수직인 제2 방향(2b)의 양 단부에 인접하며, 상기 제1 스트레스 보다 작은 스트레스를 갖는 제2 소자 분리 영역들(300)을 형성한다.
구체적으로, 우선, 상기 반도체 기판(100)에 제2 소자 분리 영역들(300)을 형성하기 위한 소자 분리 홀들(302)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 소자 분리 영역들(200) 및 제1 마스크(130)가 형성된 반도체 기판(100)의 일부 상에 액티브 영역(110)의 채널 길이 방향(L)의 양 단부와 인접하는 부위를 노출시키는 제2 마스크(미도시)를 형성한다. 상기 제2 마스크는 포토레지스트를 포함하여 형성할 수 있다. 상기 제2 마스크를 이용하여 제2 소자 분리 영역들(300)이 형성될 반도체 기판(100)을 일정 깊이로 식각하여 액티브 영역(110)을 채널 길이 방향으로 한정하도록 소자 분리 홀들(302)을 형성할 수 있다. 상기 제2 마스크는 상기 소자 분리 홀들(302)이 형성된 후, 애싱 및 스트립 공정을 수행하여 제거한다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 홀들은 액티브 영역(110)의 채널 길이 방향의 양 단부와 접촉하며, 상기 제2 방향(2b)으로 상기 제1 소자 분리 영역들(200)과 접촉되도록 상기 제2 방향(2b)으로 연장될 수 있다. 이 경우, 상기 소자 분리 홀들(302)은 상기 제2 방향(2b)으로 연장되어 제1 소자 분리 영역들(200)의 면적이 넓게 형성될 수 있으므로, 패터닝 및 갭필 공정이 용이할 수 있다.
이어서, 상기 소자 분리 홀들(302)이 형성된 전면에 소자 분리를 형성하기 위하여 상기 제1 스트레스 보다 작은 제2 스트레스를 갖는 제2 절연물을 매립한다. 상기 제2 절연물은 상기 소자 분리 홀들(302)을 완전히 매립하면서 상기 제2 마스크 상에 형성된다. 상기 제2 절연물의 제2 스트레스는 액티브 영역(110)을 채널 길이 방향(L)으로 압축시킨다. 상기 제2 절연물의 예로서는 열 화학 기상 증착(Thermal CVD) 산화물, O3-TEOS 등을 들 수 있다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 홀들(302) 내부에 상기 제2 절연물을 매립하는 대신에, 상기 소자 분리 홀들(302) 내부에 공기(air)로 채워진 빈 공간(space)을 형성시킬 수 있다. 상기 빈 공간을 갖는 제2 소자 분리 영역들(302)을 형성함에 따라 상기 액티브 영역(110)의 채널 길이 방향(L)으로 압축 스트레스가 현저히 감소하게 된다.
본 발명의 다른 실시예에 따르면, 상기 제2 절연물로는 상기 제1 절연물과 서로 다른 방향으로 스트레스를 갖는 물질이 사용될 수 있다. 예를 들면, 상기 제1 절연물은 압축 스트레스를 갖고 제2 절연물은 인장 스트레스를 가질 수 있다. 즉, 상기 제1 절연물은 상기 액티브 영역(110)에 채널 폭 방향(W)으로 압축 스트레스를 가하고, 상기 제2 절연물은 상기 액티브 영역(110)에 채널 길이 방향(L)으로 인장 스트레스를 가할 수 있다. 따라서, 상기 채널 길이 방향으로 인장 스트레스가 크게 유발시켜 셀 전류를 증가시킬 수 있다.
상기 제1 마스크(130) 상에 존재하는 제2 절연물을 제거하여 상기 제2 절연물이 소자 분리 홀들(302)의 내부에만 존재하도록 평탄화시킨다. 상기 평탄화는 화학적 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이와 같이, 상기 소자 분리 홀들(302) 내부에만 제2 절연물을 매립하여 상기 반도체 기판(100)의 액티브 영역(110)을 채널 길이 방향(L)으로 한정시키는 제2 소자 분리 영역들(300)을 완성할 수 있다.
상기 제2 소자 분리 영역들(300)을 형성한 후, 상기 제1 마스크(130)를 습식 식각하여 제거한다. 상기 제2 마스크(130)는 인산(H3PO4)을 에천트로 사용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 제1 마스크(130)의 제거로 인해 노출된 필드 산화막 패턴(120)의 상면을 산화시키는 공정을 더 수행할 수 있다. 상기 반도체 기판(100)에 절연물이 매립되어 있는 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300)의 일부가 반도체 기판(100) 상에서 돌출되도록 형성된다.
여기서, 상기 제1 소자 분리 영역들(200)은 액티브 영역(110)의 양 측부에서 채널 길이 방향(L)으로 넓게 접촉되어 있으며, 상기 제2 소자 분리 영역들(300)은 액티브 영역(110)의 양 단부에 채널 폭 만큼 좁게 접촉되어 있다. 따라서, 상기 제2 절연물이 매립되거나 빈 공간을 포함하는 제2 소자 분리 영역들(300)은 상기 제1 절연물로 이루어지는 제1 소자 분리 영역들(200)에 비해 압축 스트레스를 적게 유발할 수 있다. 또한, 상기와 같은 스트링 형상의 액티브 영역(110)에 있어서 상기 양 측부에 가해지는 제1 스트레스가 크게 작용하게 된다.
반면에, 상기 액티브 영역(110)의 상기 양 단부에 가해지는 제2 스트레스는 상대적으로 작은 압축 스트레스로 인하여 상기 채널 길이 방향(L)으로 인장 스트레스를 유발시키는 효과를 갖는다. 즉, 상기 액티브 영역(110)에서는 이후에 채널 형성 시 채널 폭 방향(W)에 비해 상대적으로 채널 길이 방향(L)으로 인장 스트레스를 유발할 수 있다.
본 발명의 일 실시예에 따르면, 후속하여 형성되는 상기 채널 영역의 방향을 (100) 방향으로 유지시켜 상기 채널 길이 방향(L)으로 인장 스트레스를 유발할 수 있다. 상기 (100) 방향의 채널 영역에서는 종래의 (110) 방향으로 형성된 채널 영역에 비해 45°정도가 회전한 위치가 되어, 액티브 영역에 종래의 (110) 방향으로 스트레스가 인가된 경우의 변형량이 현저하게 작아질 수 있다. 그러므로, 상기 (100) 방향으로 형성되는 채널 영역에서는 상기 액티브 영역(110)의 채널 폭 방향(W)으로 압축 스트레스를 인가시킬 경우에 상기 액티브 영역(110)의 채널 길이 방향(L)으로 인장 스트레스가 유발되는 효과가 더 증가될 수 있다. 따라서, 상기 (100) 방향으로 형성되는 채널 영역 주변에 상기 제1 소자 분리 영역들(200)보다 작은 스트레스를 갖는 제2 소자 분리 영역들(300)이 형성될 경우 상기 액티브 영역(110)의 채널 길이 방향(L)으로 인장 스트레스가 유발되는 효과가 훨씬 증가될 수 있다.
도 8을 참조하면, 상기 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300) 사이의 상기 패드 산화막 패턴(120) 상에 플로팅 게이트로 사용하기 위한 제1 도전막 패턴(140)을 형성한다.
구체적으로, 상기 제1 마스크(130)를 제거한 후, 상기 패드 산화막 패턴(120a) 및 상기 패드 산화막 패턴(120)이 형성된 높이보다 돌출된 구조를 갖는 제1 소자 분리 영역들(200), 제2 소자 분리 영역들(300) 상에 제1 도전막(미도시)을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘으로 이루어질 수 있다. 구체적으로, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 폴리실리콘막을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 도핑된 폴리실리콘으로 이루어진 제1 도전막이 형성될 수 있다. 이와는 다르게, 상기 제1 도전막은 LPCVD 공정 및 불순물 도핑 공정을 통해 형성될 수도 있다. 상기 불순물 도핑 공정은 통상적인 이온 주입(ion implantation) 공정 또는 불순물 확산(impurity diffusion) 공정일 수 있다.
이어서, 상기 제1 도전막을 노드 분리시키기 위하여, 상기 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300)의 상면이 노출되도록 화학적 기계적 연마(CMP) 공정을 수행하여 제1 도전막 패턴(140)을 형성할 수 있다.
이어서, 상기 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300)의 상면을 일부분 제거하여 후속하여 형성되는 유전막(220, 도 9)이 상기 제1 도전막 패턴(140)과 접하는 면적을 증가시킬 수 있다.
도 9를 참조하면, 상기 제1 도전막 패턴(140)과, 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300)의 상부면 상에 유전막(220)을 형성하고, 상기 유전막(220) 상에 제2 도전막(240)을 형성한다.
상기 유전막(220)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 차례로 증착된 ONO막 또는 고유전율 물질막일 수 있다. 이때, 상기 ONO막은 화학 기상 증착 공정, LPCVD 공정, HDP-CVD 공정 등에 의해 형성될 수 있으며, 상기 고유전율 물질막은 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정 또는 ALD 공정 등을 통해 형성될 수 있다. 한편, 상기 고유전율 물질로는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3 또는 SrTiO3이 바람직하게 사용될 수 있다.
상기 제2 도전막(240)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정 및 불순물 도핑 공정에 의해 형성될 수 있다. 한편, 도시되지는 않았으나, 상기 제2 도전막(240) 상에 금속 실리사이드막을 더 형성할 수도 있다.
도 10을 참조하면, 제2 도전막(240) 상에 마스크막(미도시)을 형성하고, 상기 마스크막을 패터닝하여 제3 마스크(미도시)를 형성한다. 상기 제3 마스크는 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형태를 갖는다. 계속해서, 상기 제3 마스크를 식각 마스크로 하여 상기 제2 도전막(240)을 상기 제2 방향으로 패터닝함으로서 라인 형상을 갖는 컨트롤 게이트 전극(240a)을 형성한다. 이어서, 상기 유전막(220), 제1 도전막 패턴(140) 및 패드 산화막 패턴(120)을 식각함으로서 유전막 패턴(220a), 플로팅 게이트 전극(140a), 터널 산화막 패턴(120a)을 형성 한다. 상기 플로팅 게이트 전극(140a)은 제1 및 제2 방향으로 각각 패터닝됨에 따라 고립된 패턴 형상을 갖게 된다. 이때, 상기 제1 소자 분리 영역들(200) 및 제2 소자 분리 영역들(300)도 식각되어 상기 노출된 반도체 기판(100)과 동일한 표면을 갖는다. 이와 같이, 반도체 기판(100) 상에 터널 산화막 패턴(120a), 플로팅 게이트 전극(140a), 유전막 패턴(220a) 및 컨트롤 게이트 전극(240a)이 적층된 게이트 구조물(400)이 완성된다.
이어서, 도 2에 도시된 불휘발성 메모리 장치를 완성하기 위해 상기 게이트 구조물(400)을 형성하는 동안 노출된 반도체 기판의 다른 부분들(110b)에 소스/드레인 영역을 형성한다. 상기 소스/드레인 영역은 이온 주입 공정과 같은 불순물 도핑 공정에 의해 형성될 수 있다.
또한, 본 발명의 일 실시예에서는 제1 및 제2 소자 분리 영역들을 형성하기 위한 기술로 기판 상에 마스크를 증착하고 식각하는 셀프 얼라인(self-align; SA) 방식을 사용하여 설명하였으나, 기판 상에 터널 산화막 및 플로팅 게이트를 형성하기 위하여 도핑된 폴리실리콘막을 증착한 다음 이를 패터닝하여 소자 분리를 위한 마스크로 이용하는 SA-STI 방식도 사용될 수 있다.
상기와 같이, 스트링 형상을 갖는 액티브 영역에 채널 폭 방향 및 채널 길이 방향으로 인접하는 제1 및 제2 소자 분리 영역들 내에 각 방향에 대하여 서로 다른 스트레스 특성을 갖는 절연물을 채움으로써 채널 영역에서의 전자 이동도를 증가시킬 수 있다. 따라서, 상기 제1 및 제2 소자 분리 영역들에 의해 불휘발성 메모리 장치의 메모리 셀 전류를 증가시킬 수 있다.
또한, 상기 채널 영역에 인장 스트레스를 유발하는 절연물을 매립하여 소자 분리 영역들을 형성시켜 셀 전류를 증가시키는 기술은 낸드 플래시 메모리 장치 등의 불휘발성 메모리 장치 뿐만 아니라 로직 회로 장치나, DRAM 장치에서도 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1에 도시된 X-X 라인을 따라 절개된 단면도이다.
도 3은 도 1에 도시된 Y-Y 라인을 따라 절개된 단면도이다.
도 4는 도 1에 도시된 Z-Z 라인을 따라 절개된 단면도이다.
도 5는 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 설명하기 위한 개략적인 평면도이다.
도 6 내지 도 10은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 반도체 기판 11, 110 : 액티브 영역
12, 120a : 터널 산화막 패턴 14, 140a : 플로팅 게이트 전극
20, 200 : 제1 소자 분리 영역 22, 220a : 유전막 패턴
24, 240a : 컨트롤 게이트 전극 30, 300 : 제2 소자 분리 영역
40, 400 : 게이트 구조물

Claims (11)

  1. 제1 방향으로 연장되어 있는 액티브 영역을 포함하는 반도체 기판;
    상기 제1 방향으로 상기 반도체 기판의 상기 액티브 영역에 인접하고, 제1 스트레스를 갖는 제1 소자 분리 영역들; 및
    상기 액티브 영역의 상기 제1 방향에 수직인 제2 방향 양 단부에 인접하고, 상기 제1 스트레스 보다 작은 제2 스트레스를 갖는 제2 소자 분리 영역들을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 제1 소자 분리 영역들은 고밀도플라즈마(HDP) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물 및 실리콘 질화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하여 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제2 소자 분리 영역들은 열 화학 기상 증착(Thermal CVD) 산화물이나, O3-TEOS 또는 공기(air)를 포함하여 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 반도체 기판에 제1 방향으로 연장되는 액티브 영역을 한정하도록 상기 제1 방향으로 상기 액티브 영역에 인접하며, 제1 스트레스를 갖는 제1 소자 분리 영역들을 형성하는 단계; 및
    상기 액티브 영역의 제1 방향에 수직인 제2 방향 양 단부에 인접하며, 상기 제1 스트레스보다 작은 스트레스를 갖는 제2 소자 분리 영역을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 소자 분리 영역들은 고밀도플라즈마(HDP) 산화물, 플라즈마 강화 화학 기상 증착(PECVD) 산화물 및 실리콘 질화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제2 소자 분리 영역들은 열 화학 기상 증착(Thermal CVD) 산화물 또는 O3-TEOS를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제4항에 있어서, 상기 제1 소자 분리 영역들을 형성하는 단계는,
    상기 반도체 기판의 상기 액티브 영역의 양 측부와 인접한 부분을 부분적으로 식각하여 소자 분리를 위한 트렌치들을 형성하는 단계;
    상기 트렌치들 내에 제1 절연물을 매립하는 단계; 및
    상기 제1 절연물이 상기 트렌치들 내부에만 남도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 소자 분리 영역들을 형성하는 단계는,
    상기 반도체 기판의 상기 액티브 영역의 양 단부와 인접한 부분을 부분적으로 식각하여 소자 분리 홀들을 형성하는 단계;
    상기 소자 분리 홀들 내에 상기 제1 절연물보다 작은 제2 스트레스를 갖는 제2 절연물을 매립하는 단계; 및
    상기 제2 절연물이 상기 소자 분리 홀들 내부에만 남도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 절연물은 상기 제1 절연물과 서로 다른 방향으로 스트레스를 갖는 물질인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제4항에 있어서, 상기 제2 소자 분리 영역들은 상기 액티브 영역들의 양 단부와 접촉하며, 상기 제2 방향으로 연장되어 상기 제1 소자 분리 영역들과 접촉되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제4항에 있어서, 상기 제2 소자 분리 영역들은 내부에 공기(air)를 포함하는 빈 공간(space)을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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