KR20120006183A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 및 반도체 소자 제조 방법 Download PDF

Info

Publication number
KR20120006183A
KR20120006183A KR1020100066772A KR20100066772A KR20120006183A KR 20120006183 A KR20120006183 A KR 20120006183A KR 1020100066772 A KR1020100066772 A KR 1020100066772A KR 20100066772 A KR20100066772 A KR 20100066772A KR 20120006183 A KR20120006183 A KR 20120006183A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer pattern
gate structures
pattern
gate
Prior art date
Application number
KR1020100066772A
Other languages
English (en)
Inventor
이명범
박인선
홍진기
구주선
박승배
이승엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100066772A priority Critical patent/KR20120006183A/ko
Priority to US13/181,281 priority patent/US20120007165A1/en
Publication of KR20120006183A publication Critical patent/KR20120006183A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자는 기판, 복수 개의 게이트 구조물들, 제1 절연막 패턴 및 제2 절연막 패턴을 포함한다. 기판은 제1 방향으로 각각 연장되며 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역을 갖는다. 게이트 구조물들은 기판 상에 제1 방향으로 서로 이격되며, 제2 방향으로 각각 연장된다. 제1 절연막 패턴은 게이트 구조물들의 측벽 일부 상에 형성된다. 제2 절연막 패턴은 게이트 구조물들 및 제1 절연막 패턴을 커버하고, 게이트 구조물들 사이에 제2 방향으로 연장되는 에어 터널(air tunnel)을 갖는다. 이에 따라, 반도체 소자는 낮은 기생 커패시턴스를 갖는다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 반도체 소자 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭(air gap)을 갖는 반도체 소자 및 에어 갭을 갖는 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향에 따라, 워드 라인 사이의 기생 커패시턴스에 의해 문턱 전압 특성 등이 달라지는 문제점이 발생한다. 이에 따라, 상기 기생 커패시턴스를 감소시킬 수 있는 반도체 소자 제조 방법이 요구되고 있으며, 그 일환으로서 워드 라인 사이에 에어 갭을 형성하는 방법이 연구되고 있다. 하지만, 원하는 크기를 갖는 에어 갭을 효과적으로 형성하는 방법은 많이 개발되어 있지 않다.
이에 따라, 본 발명의 일 목적은 원하는 크기의 에어 갭을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 원하는 크기의 에어 갭을 갖는 반도체 소자를 효과적으로 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는 기판, 복수 개의 게이트 구조물들, 제1 절연막 패턴 및 제2 절연막 패턴을 포함한다. 상기 기판은 제1 방향으로 각각 연장되며 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역을 갖는다. 상기 게이트 구조물들은 상기 기판 상에 상기 제1 방향으로 서로 이격되며, 상기 제2 방향으로 각각 연장된다. 상기 제1 절연막 패턴은 상기 게이트 구조물들의 측벽 일부 상에 형성된다. 상기 제2 절연막 패턴은 상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하고, 상기 게이트 구조물들 사이에 상기 제2 방향으로 연장되는 에어 터널(air tunnel)을 갖는다.
예시적인 실시예들에 따르면, 상기 에어 터널의 상면은 상기 게이트 구조물들의 상면보다 높을 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 부분 상에도 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비할 수 있고, 상기 터널 절연막 패턴 및 상기 플로팅 게이트는 상기 액티브 영역 상에 고립된 형상을 가질 수 있으며, 상기 유전막 패턴 및 상기 컨트롤 게이트는 각각 상기 제2 방향으로 연장되어 상기 플로팅 게이트 및 상기 필드 영역 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 컨트롤 게이트는 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽은 커버할 수 있다.
예시적인 실시예들에 따르면, 상기 각 컨트롤 게이트는 상기 유전막 패턴 상에 순차적으로 적층된 하부 도전 패턴 및 상부 도전 패턴을 포함할 수 있고, 상기 하부 및 상부 도전 패턴들은 각각 폴리실리콘 및 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 가질 수 있다. 이때, 상기 상부 도전 패턴은 코발트를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 가질 수 있다. 이때, 상기 상부 도전 패턴은 니켈을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비할 수 있고, 상기 제1 터널 절연막 패턴 및 상기 플로팅 게이트는 상기 액티브 영역 상에 고립된 형상을 가질 수 있으며, 상기 유전막 패턴 및 상기 컨트롤 게이트는 각각 상기 제2 방향으로 연장되어 상기 플로팅 게이트 및 상기 필드 영역 상에 형성될 수 있고, 상기 반도체 소자는, 상기 게이트 구조물들에 의해 커버되지 않은 상기 액티브 영역 상에 형성되어, 상기 제2 절연막 패턴에 의해 커버되고 상기 제1 터널 절연막 패턴에 연결되는 제2 터널 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 터널 절연막 패턴들은 동일한 물질을 포함하되, 상기 제1 터널 절연막 패턴은 상기 제2 터널 절연막 패턴보다 큰 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비할 수 있고, 상기 각 게이트 전극은 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽은 커버할 수 있다.
예시적인 실시예들에 따르면, 상기 에어 터널은 상기 제2 절연막 패턴에 의해서만 정의될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴을 부분적으로 커버할 수 있으며, 상기 에어 터널은 상기 제1 및 제2 절연막 패턴들에 의해 정의될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자는 복수 개의 게이트 구조물들, 제1 절연막 패턴 및 제2 절연막 패턴을 포함한다. 상기 게이트 구조물들은 기판 상에 서로 이격된다. 상기 제1 절연막 패턴은 상기 게이트 구조물들의 측벽 일부에 형성된다. 상기 제2 절연막 패턴은 상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하며 상기 게이트 구조물들 사이의 에어 갭(air gap)을 갖는 제2 절연막 패턴을 포함한다. 이때, 상기 에어 갭은 제1 폭을 가지며 상기 제1 절연막 패턴에 인접하는 하부 및 상기 제1 폭보다 큰 제2 폭을 가지며 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 측벽에 인접한 상부를 포함한다.
예시적인 실시예들에 따르면, 상기 에어 갭의 하부는 라인 형상을 가질 수 있고, 상기 에어 갭의 상부는 상면이 뾰족한 타원 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭은 상기 게이트 구조물들의 상면보다 높은 상면을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 부분 상에도 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비할 수 있고, 상기 각 컨트롤 게이트는 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽은 커버할 수 있다.
예시적인 실시예들에 따르면, 상기 각 컨트롤 게이트는 상기 유전막 패턴 상에 순차적으로 적층된 하부 도전 패턴 및 상부 도전 패턴을 포함할 수 있고, 상기 하부 및 상부 도전 패턴들은 각각 폴리실리콘 및 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 가질 수 있고, 코발트를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 가질 수 있고, 니켈을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비할 수 있고, 상기 반도체 소자는, 상기 게이트 구조물들에 의해 커버되지 않은 상기 기판 부분 상에 형성되어, 상기 제2 절연막 패턴에 의해 커버되고 상기 제1 터널 절연막 패턴보다 작은 두께를 갖는 제2 터널 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭은 상기 제2 절연막 패턴에 의해서만 정의될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴을 부분적으로 커버할 수 있으며, 상기 에어 갭은 상기 제1 및 제2 절연막 패턴들에 의해 정의될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 또 다른 실시예들에 따른 반도체 소자는 제1 내지 제3 게이트 구조물들 및 제1 내지 제2 절연막 패턴들을 포함한다. 상기 제1 게이트 구조물은 기판 상에 제1 방향을 따라 제1 간격으로 서로 이격된다. 상기 제2 및 제3 게이트 구조물들은 상기 제1 게이트 구조물들 중 최외각 제1 게이트 구조물들과 상기 제1 방향을 따라 각각 제2 간격으로 이격된다. 상기 제1 절연막 패턴은 상기 제1 내지 제3 게이트 구조물들의 측벽 일부 상에 형성된다. 상기 제2 절연막 패턴은 상기 제1 내지 제3 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하며, 제1 및 제2 에어 갭들을 포함한다. 상기 제1 에어 갭은 상기 제1 게이트 구조물들 사이에 형성된다. 상기 제2 에어 갭은 상기 최외각 제1 게이트 구조물들과 상기 제2 게이트 구조물 혹은 상기 제3 게이트 구조물 사이에 형성되어 상기 제1 에어 갭과 다른 크기를 갖는다.
예시적인 실시예들에 따르면, 상기 제1 에어 갭의 폭은 상기 제2 에어 갭의 폭보다 크거나 같을 수 있다.
예시적인 실시예들에 따르면, 상기 제1 에어 갭은 제1 폭을 가지며 상기 제1 절연막 패턴에 인접한 하부 및 상기 제1 폭보다 큰 제2 폭을 가지며 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 측벽에 인접한 상부를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 에어 갭의 하부는 라인 형상을 갖고 상기 제1 에어 갭의 상부는 상면이 뾰족한 타원 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막 패턴은 중온 산화물(MTO)을 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 서로 이격된 복수 개의 게이트 구조물들을 형성한다. 상기 게이트 구조물들의 측벽 일부에 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들 부분 상에 도전막을 형성한다. 상기 도전막을 상기 게이트 구조물들과 반응시킨다. 상기 게이트 구조물들과 반응하지 않은 상기 도전막의 부분을 제거한다. 상기 기판 상에 제2 절연막을 형성하여 상기 게이트 구조물들 사이에 에어 갭(air gap)을 형성한다.
예시적인 실시예들에 따르면, 상기 에어 갭은 상기 게이트 구조물들의 상면보다 높은 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 구조물들의 측벽 일부에 상기 제1 절연막 패턴을 형성할 때, 상기 게이트 구조물들을 커버하는 제1 절연막을 상기 기판 상에 형성하고, 상기 게이트 구조물들 사이의 공간을 충전하는 희생막을 상기 제1 절연막 상에 형성하며, 상기 희생막 상부 및 상기 제1 절연막 상부를 제거하여 각각 희생막 패턴 및 상기 제1 절연막 패턴을 형성하고, 상기 희생막 패턴을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비할 수 있고, 상기 각 컨트롤 게이트는 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽 상에는 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 도전막은 금속을 사용하여 형성될 수 있고, 상기 도전막은 상기 게이트 구조물들과 반응하여 금속 실리사이드막을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드막은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 금속 실리사이드막은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비할 수 있고, 상기 각 게이트 전극은 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽 상에는 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 서로 이격되며 실리콘을 포함하는 복수 개의 게이트 구조물들을 형성한다. 상기 게이트 구조물들의 측벽 일부에 반응 방지막을 형성한다. 상기 반응 방지막에 의해 커버되지 않은 상기 게이트 구조물들 부분 상에 금속막을 형성한다. 상기 금속막을 상기 게이트 구조물들과 반응시켜 금속 실리사이드막을 형성한다. 상기 게이트 구조물들과 반응하지 않은 상기 금속막 부분을 제거한다. 상기 게이트 구조물들 사이에 상기 게이트 구조물들의 상면보다 높은 상면을 갖는 에어 갭(air gap)을 구비하는 절연막을 상기 기판 상에 형성한다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 서로 이격된 게이트 구조물들의 측벽 일부 상에 반응 방지막을 형성하고, 상기 반응 방지막이 형성되지 않은 상기 게이트 구조물들의 부분 상에 도전막을 형성한다. 열처리 등에 의해 상기 도전막을 상기 게이트 구조물에 반응시킴으로써 저항이 낮은 컨트롤 게이트를 형성할 수 있다. 이후 스텝 커버리지 특성이 낮은 막 형성 공정을 통해 상기 게이트 구조물들 사이에 에어 갭을 갖는 절연막을 형성하여 기생 커패시턴스를 감소시킬 수 있다. 상기 에어 갭은 상기 게이트 구조물들보다 높은 상면을 갖도록 충분히 크고 균일하게 형성될 수 있다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이고, 도 11 내지 도 20은 상기 반도체 소자 제조 방법을 설명하기 위한 평면도들이다.
도 21 내지 도 24는 본 발명의 실시예들에 따라 제조된 반도체 소자를 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자 및 반도체 소자 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 10은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이고, 도 11 내지 도 20은 상기 반도체 소자 제조 방법을 설명하기 위한 평면도들이다.
도 1 및 도 11을 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
기판(100)은 각각 제1 방향으로 연장되어 상기 제1 방향에 수직한 제2 방향으로 복수 개 형성된 소자 분리막들(106, 도 12a 및 도 12b 참조)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 즉, 소자 분리막들(106)이 형성된 영역은 필드 영역으로, 소자 분리막들(106)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 도 1 내지 도 10은 상기 액티브 영역 상에 형성되는 소자의 단면도들이다.
또한 기판(100)은 메모리 셀들이 형성되는 셀 영역(A)과 주변 회로들이 형성되는 주변 회로 영역(B)으로 구분될 수 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
유전막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
하드 마스크막(150)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
한편, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130) 및 컨트롤 게이트막(140) 대신에, 전하 트래핑막(120), 차단막(130) 및 게이트 전극막(140)을 순차적으로 형성할 수도 있다.
전하 트래핑막(120)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 차단막(130)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
도 2a 및 도 12a를 참조하면, 사진 식각 공정을 수행하여, 하드 마스크막(150), 컨트롤 게이트막(140), 유전막(130), 플로팅 게이트막(120) 및 터널 절연막(110)을 식각함으로써, 제1, 제2, 제3 및 제4 예비 게이트 구조물들(162, 164, 166, 168)을 기판(100) 상에 형성한다.
제1 내지 제3 예비 게이트 구조물들(162, 164, 166)은 셀 영역(A)에 형성된다. 제1 예비 게이트 구조물(162)은 제2 및 제3 게이트 구조물들(164, 166) 사이에 복수 개로 형성되며, 예시적인 실시예들에 따르면 16개 혹은 32개의 제1 예비 게이트 구조물들(162)이 형성될 수 있다. 한편, 제4 예비 게이트 구조물(168)은 주변 회로 영역(B)에 형성된다.
제1 내지 제4 예비 게이트 구조물들(162, 164, 166, 168)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134, 136, 138), 제1 내지 제4 예비 컨트롤 게이트들(142, 144, 146, 148) 및 제1 내지 제4 하드 마스크들(152, 154, 156, 158)을 각각 포함한다.
예시적인 실시예들에 따르면, 터널 절연막 패턴들(112, 114, 116, 118) 및 플로팅 게이트들(122, 124, 126, 128)은 기판(100) 상의 상기 액티브 영역에 고립된 형상으로 형성될 수 있다. 또한, 유전막 패턴들(132, 134, 136, 138) 및 예비 컨트롤 게이트들(142, 144, 146, 148)은 각각 상기 제2 방향으로 연장되며, 플로팅 게이트들(122, 124, 126, 128) 및 소자 분리막(106) 상에 순차적으로 형성될 수 있다.
이와는 달리, 도 2b 및 도 12b를 참조하면, 터널 절연막 패턴들(112, 114, 116, 118)이 고립된 형상을 가지지 않고 상기 액티브 영역 상에서 상기 제1 방향으로 연장되며, 다만 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 부분이 상대적으로 작은 두께를 갖도록 형성될 수도 있다. 이때, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 상기 부분을 제5 터널 절연막 패턴(111)으로 정의한다. 즉, 먼저 터널 절연막(110)을 상기 액티브 영역 상에서 상기 제1 방향으로 연장되는 복수 개의 라인들로 패터닝한 다음, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 부분의 상부를 제거함으로써 제5 터널 절연막 패턴(111)을 형성할 수 있다. 이와 같이, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 상기 터널 절연막(110) 부분을 전부 제거하지 않고 상부만을 제거함으로써, 상기 패터닝 공정에서 기판(100)의 손상을 방지할 수 있다.
다시 도 2a 및 도 12a를 참조하면, 예비 게이트 구조물들(162, 164, 166, 168)을 이온 주입 마스크로 사용하여 제1 불순물을 기판(100)에 주입한다. 이에 따라, 예비 게이트 구조물들(162, 164, 166, 168)에 인접한 기판(100) 상부에 각각 제1, 제2, 제3 및 제4 불순물 영역들(101, 103, 105, 107a)이 형성된다. 구체적으로, 제1 예비 게이트 구조물들(162)에 인접한 기판(100) 상부에 제1 불순물 영역(101)이 형성되고, 제2 예비 게이트 구조물(164) 외곽의 기판(100) 상부에 제2 불순물 영역(103)이 형성되며, 제3 예비 게이트 구조물(166) 외곽의 기판(100) 상부에 제3 불순물 영역(105)이 형성되고, 제4 예비 게이트 구조물(168)에 인접한 기판(100) 상부에 제4 불순물 영역(107a)이 형성된다.
도 3 및 도 13을 참조하면, 기판(100) 상에 제1 절연막(170)을 형성하여 예비 게이트 구조물들(162, 164, 166, 168)을 덮는다.
제1 절연막(170)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예에 따르면, 제1 절연막(170)은 고온 산화물(HTO) 혹은 중온 산화물(MTO)을 사용하여 대략 50 옹스트롱의 두께를 갖도록 형성된다.
도 4 및 도 14를 참조하면, 제1 절연막(170) 상에 희생막(180)을 형성하여, 예비 게이트 구조물들(162, 164, 166, 168) 사이의 공간을 충전한다.
희생막(180)은 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 희생막(180)은 탄소 기반의 스핀 온 하드 마스크(C-SOH) 혹은 실리콘 기반의 스핀 온 하드 마스크(Si-SOH)를 사용하여 형성된다.
도 5 및 도 15를 참조하면, 희생막(180) 상부 및 제1 절연막(170) 상부를 제거하여 각각 희생막 패턴(185) 및 제1 절연막 패턴(175)을 형성하며, 이에 따라 예비 컨트롤 게이트들(142, 144, 146, 148)의 일부가 노출된다. 즉, 제1 절연막 패턴(175)은 터널 절연막 패턴들(112, 114, 116, 118), 플로팅 게이트들(122, 124, 126, 128) 및 유전막 패턴들(132, 134, 136, 138)의 측벽, 예비 컨트롤 게이트들(142, 144, 146, 148)의 측벽 일부 및 예비 게이트 구조물들(162, 164, 166, 168) 사이의 기판(100)을 커버하도록 형성된다. 이에 따라, 제1 절연막 패턴(175)은 유전막 패턴들(132, 134, 136, 138)의 상면보다 높은 상면을 가질 수 있다.
이때, 하드 마스크들(152, 154, 156, 158)도 함께 제거되어, 예비 컨트롤 게이트들(142, 144, 146, 148)의 측벽뿐만 아니라 상면도 함께 노출될 수 있다. 예시적인 실시예들에 따르면, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144, 146, 148) 부분이 노출될 수 있다.
제1 절연막 패턴(175)은 이후 형성되는 제1 도전막(192, 도 6 및 도 16 참조)의 생성 영역을 제한할 수 있으며, 또한 제1 도전막(192)이 예비 게이트 구조물들(162, 164, 166, 168)과 반응하는 반응 영역을 제한할 수 있다. 즉, 제1 절연막 패턴(175)은 일종의 반응 방지막 역할을 수행할 수 있다.
예시적인 실시예들에 따르면, 희생막(180) 상부는 건식 식각 공정을 사용하여 제거될 수 있으며, 제1 절연막(170) 상부는 에치-백(etch-back) 공정에 의해 제거될 수 있다.
이후, 희생막 패턴(185)을 제거한다. 예시적인 실시예들에 따르면, 희생막 패턴(185)은 애싱(ashing) 공정에 의해 제거될 수 있다.
도 6 및 도 16을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 제1 도전막(192)을 형성한다.
예시적인 실시예들에 따르면, 제1 도전막(192)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 이때, 제1 도전막(192)은 상기 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 부분 상에 형성되며, 기판(100) 상부의 제1 절연막 패턴(175) 상에는 제2 도전막(194)이 더 형성될 수도 있다.
도 7a 및 도 17을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 부분을 제1 도전막(192)과 반응시켜 제1, 제2, 제3 및 제4 상부 도전 패턴들(202a, 204a, 206a, 208a)을 각각 형성한다. 제1 내지 제4 예비 컨트롤 게이트들(142, 144, 146, 148) 중 반응하지 않은 나머지 부분은 각각 제1, 제2, 제3 및 제4 하부 도전 패턴들(212a, 214a, 216a, 218a)로 정의한다. 제1 내지 제4 상부 도전 패턴들(202a, 204a, 206a, 208a) 및 제1 내지 제4 하부 도전 패턴들(212a, 214a, 216a, 218a)은 제1 내지 제4 컨트롤 게이트들을 각각 정의할 수 있다.
예시적인 실시예들에 따르면, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144, 146, 148) 부분이 금속을 포함하는 제1 도전막(192)과 반응하여, 금속 실리사이드막을 형성할 수 있다. 상기 실리사이데이션(silicidation) 공정은 열처리를 통해 수행될 수 있다. 제1 도전막(192)이 코발트를 포함하는 경우, 코발트 실리사이드막이 반응 방지막 역할을 수행하는 제1 절연막 패턴(175)의 상면과 실질적으로 동일한 하면을 갖도록 형성될 수 있다. 즉, 제1 절연막 패턴(175)에 의해 커버되지 않은 예비 컨트롤 게이트들(142, 144, 146, 148) 부분이 제1 도전막(192)과 반응하여 상부 도전 패턴들(202a, 204a, 206a, 208a)이 형성될 수 있다.
이와는 달리 제1 도전막(192)이 니켈을 포함하는 경우, 도 7b를 참조하면, 니켈 실리사이드막은 반응 방지막 역할을 수행하는 제1 절연막 패턴(175)의 상면보다 낮은 하면을 갖도록 형성될 수 있다. 이는 상기 실리사이데이션 공정이 수행되는 과정에서 제1 도전막(192)의 니켈 성분이 제1 절연막 패턴(175)에 의해 커버되는 예비 컨트롤 게이트들(142, 144, 146, 148) 부분까지 일부 이동하기 때문이며, 이에 따라 제5, 제6, 제7 및 제8 상부 도전 패턴들(202b, 204b, 206b, 208b)이 형성될 수 있다. 이때, 제1 내지 제4 예비 컨트롤 게이트들(142, 144, 146, 148) 중 반응하지 않은 부분은 각각 제5, 제6, 제7 및 제8 하부 도전 패턴들(212b, 214b, 216b, 218b)로 칭한다. 제5 내지 제8 상부 도전 패턴들(202b, 204b, 206b, 208b) 및 제5 내지 제8 하부 도전 패턴들(212b, 214b, 216b, 218b)은 제5 내지 제8 컨트롤 게이트들을 각각 정의할 수 있다.
본 실시예에서는 제1 도전막(192)과 예비 컨트롤 게이트들(142, 144, 146, 148) 사이의 반응으로서 금속과 실리콘 사이의 실리사이데이션 반응을 설명하였으나 반드시 이에 국한되지는 않는다. 즉, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 형성된 제1 도전막(192)과의 반응에 의해 예비 컨트롤 게이트들(142, 144, 146, 148)의 특성(예를 들어, 낮은 저항 특성 등)이 향상될 수 있으면 어떠한 반응도 본 발명의 범위에 포함될 수 있다. 나아가, 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 형성되는 막이 반드시 도전성 막일 필요는 없으며, 예비 컨트롤 게이트들(142, 144, 146, 148)과 반응할 수 있는 어떠한 종류의 막도 가능하다. 이러한 의미에서, 제1 도전막(192)과 제1 절연막 패턴(175)은 각각 일종의 반응막(reaction layer) 및 반응 방지막(reaction prevention layer) 역할을 수행할 수 있다.
다시 도 7a 및 도 17을 참조하면, 제1 도전막(192) 중 예비 컨트롤 게이트들(142, 144, 146, 148)과 반응하지 않은 부분 및 제2 도전막(194)이 제거될 수 있으며, 예시적인 실시예들에 따르면, 스트립(stripping) 공정에 의해 제거된다.
이에 따라, 기판(100) 상에는 제1, 제2, 제3 및 제4 게이트 구조물들(222a, 224a, 226a, 228a)이 형성될 수 있다. 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134, 136, 138), 제1 내지 제4 하부 도전 패턴들(212a, 214a, 216a, 218a) 및 제1 내지 제4 상부 도전 패턴들(202a, 204a, 206a, 208a)을 각각 포함할 수 있다.
제1, 제2 및 제3 게이트 구조물들(222a, 224a, 226a)은 기판(100)의 셀 영역(A)에 형성되어, 각각 워드 라인, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 기능할 수 있다.
이와는 달리, 도 7b에 도시된 바와 같이, 기판(100) 상에 제5, 제6, 제7 및 제8 게이트 구조물들(222b, 224b, 226b, 228b)이 형성될 수도 있으며, 제5 내지 제8 게이트 구조물들(222b, 224b, 226b, 228b)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134,136, 138), 제5 내지 제8 하부 도전 패턴들(212b, 214b, 216b, 218b) 및 제5 내지 제8 상부 도전 패턴들(202b, 204b, 206b, 208b)을 각각 포함할 수 있다. 제5, 제6 및 제7 게이트 구조물들(222b, 224b, 226b)은 기판(100)의 셀 영역(A)에 형성되어, 각각 워드 라인, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 기능할 수 있다.
이하에서는, 기판(100) 상에 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)이 형성된 경우에 대해서만 설명한다.
도 8a 및 도 18을 참조하면, 기판(100) 상에 제2 절연막(230)을 형성하여 게이트 구조물들(222a, 224a, 226a, 228a) 및 제1 절연막 패턴(175)을 덮는다. 이때, 제2 절연막(230)은 게이트 구조물들(222a, 224a, 226a, 228a) 사이의 공간을 모두 충전하지는 않도록 형성된다. 이에 따라, 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 사이에는 제1 에어 갭(air gap)(240a)이 형성된다. 예시적인 실시예들에 따르면, 제1 에어 갭(240a)은 상기 제2 방향으로 연장되는 형상을 가질 수 있으며, 이에 따라 각각 제1 에어 터널(tunnel)(240a)로 호칭될 수 있다.
제2 절연막(230)은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 제2 절연막(230) 내부에 제1 에어 갭(240a)이 형성될 수 있도록, 스텝 커버리지 특성이 낮은 공정 조건으로 제2 절연막(230)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 에어 갭(240a)은 제1 내지 제3 게이트 구조물들(222a, 224a, 226a)보다 높은 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 에어 갭(240a)은 제1 폭을 갖는 하부(241a) 및 상기 제1 폭보다 큰 제2 폭을 갖는 상부(242a)를 갖도록 형성될 수 있다. 일 실시예에 따르면, 하부(241a)는 라인 형상을 갖고, 상부(242a)는 상면이 뾰족한 타원 형상을 갖도록 형성될 수 있다. 즉, 제2 절연막(230)이 형성될 때, 제1 내지 제3 게이트 구조물들(222a, 224a, 226a)의 측벽 일부에 형성된 제1 절연막 패턴(175)에 의해 좁아진 영역에서는 제1 에어 갭(240)이 좁은 폭을 갖는 라인 형상의 하부(241a)를 형성하지만, 제1 절연막 패턴(175)이 형성되지 않은 영역에서는 상대적으로 넓은 폭을 갖는 타원 형상의 상부(242a)를 형성할 수 있다. 이때, 제1 절연막 패턴(175)의 두께가 클수록 상부(242a)와 하부(241a)의 최대폭 차이가 더 커질 수 있다.
한편, 제1 에어 갭(240a)은 제2 절연막(230)에 의해서만 정의될 수 있다. 즉, 제2 절연막(230)은 게이트 구조물들(222a, 224a, 226a, 228a) 뿐만 아니라 제1 절연막 패턴(175)도 모두 덮으면서 형성되어, 제1 에어 갭(240a)의 경계는 제2 절연막(230)에 의해서만 정의되도록 형성될 수 있다.
이와는 달리, 도 8b를 참조하면, 제2 절연막(230) 및 제1 절연막 패턴(175)에 의해 정의되는 제2 에어 갭(240b)이 형성될 수도 있다. 즉, 제2 절연막(230)은 게이트 구조물들(222a, 224a, 226a, 228a) 및 제1 절연막 패턴(175)의 일부를 덮도록 형성되어, 제2 에어 갭(240b)의 경계가 제2 절연막(230) 및 제1 절연막 패턴(175)에 의해서 정의되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 에어 갭(240b)은 상기 제2 방향으로 연장되는 형상을 가질 수 있으며, 이에 따라 제2 에어 터널(tunnel)(240b)로 호칭될 수 있다. 한편, 제2 에어 갭(240b) 역시 하부(241b) 및 상부(242b)를 포함할 수 있다.
한편, 도 8c를 참조하면, 제1 게이트 구조물들(222a) 사이에 형성되는 제1 에어 갭(240a)과, 제1 게이트 구조물(222a) 및 제2 게이트 구조물(224a) 사이 혹은 제1 게이트 구조물(222a) 및 제3 게이트 구조물(226a) 사이에 형성되는 제3 에어 갭(245a)이 서로 다른 크기 혹은 형상을 갖도록 형성될 수도 있다.
즉, 넓은 폭을 갖고 제1 게이트 구조물(222a)들 외곽에 하나로만 형성된 제2 게이트 구조물(224a) 혹은 제3 게이트 구조물(226a)과 제1 게이트 구조물(222a) 사이에 제2 절연막(230)이 증착되는 경우, 좁은 폭을 갖고 복수 개로 형성된 제1 게이트 구조물들(222a) 사이에 제2 절연막(230)이 증착되는 경우에 비해 상대적으로 증착 영역이 작으므로, 제2 절연막(230)이 두껍게 형성되어 제3 에어 갭(245a)은 제1 에어 갭(240a)의 폭에 비해 작거나 혹은 동일한 폭을 가질 수 있다.
특히, 제2 절연막(230)이 중온 산화물(MTO)로 형성되는 경우, 제3 에어 갭(245a)과 제1 에어 갭(240)의 크기 차이가 클 수 있다.
이하에서는, 제1 에어 갭(240a)을 갖도록 제2 절연막(230)이 형성된 경우에 한해서 설명한다.
도 9 및 도 19를 참조하면, 제2 절연막(230) 일부 및 제1 절연막 패턴(175)의 일부를 사진 식각 공정을 통해 제거하여, 제2 내지 제4 불순물 영역들(103, 105, 107a)을 노출시킨다. 이에 따라, 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)의 측벽 및 상면과 제1 절연막 패턴(175)을 덮는 제2 절연막 패턴(235)이 형성될 수 있다.
게이트 구조물들(222a, 224a, 226a, 228a) 및 제2 절연막 패턴(235)을 이온 주입 마스크로 사용하여 제2 불순물을 기판(100)에 주입한다. 이에 따라, 제4 게이트 구조물(228a)에 인접한 기판(100) 상부에는 LDD 구조를 갖는 제5 불순물 영역(107b)이 형성될 수 있다. 이때, 제2 및 제3 불순물 영역들(103, 105)에도 상기 제2 불순물이 함께 주입될 수도 있다.
도 10 및 도 20을 참조하면, 제2 절연막 패턴(235)을 덮으면서 기판(100) 상에 제1 층간 절연막(250)이 형성된다. 제1 층간 절연막(250)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(250)을 관통하면서 제2 불순물 영역(103) 상에 공통 소스 라인(Common Source Line: CSL)(260)이 형성된다. 공통 소스 라인(260)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다.
제1 층간 절연막(250) 및 공통 소스 라인(260) 상에 제2 층간 절연막(270)이 형성된다. 제2 층간 절연막(270)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 및 제2 층간 절연막들(250, 270)을 관통하면서 제3 불순물 영역(105) 상에 비트 라인 콘택(280)이 형성된다. 비트 라인 콘택(280)은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 한편, 제1 및 제2 층간 절연막들(250, 270)을 관통하면서 제5 불순물 영역(107b) 상에는 플러그(290)가 형성될 수 있다.
제2 층간 절연막(270) 상에 비트 라인(300)이 형성되어 비트 라인 콘택(280)과 전기적으로 연결된다. 비트 라인(300)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 비트 라인은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 이때, 비트 라인(300)은 주변 회로 영역(B)에도 형성되어 플러그(290)와 전기적으로 연결될 수도 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 소자가 제조될 수 있다. 도 1 내지 도 20에서는, 예시적으로 낸드(NAND) 플래시 메모리 소자의 제조 방법에 관해 설명했지만, 본 발명의 사상은 노아(NOR) 플래시 메모리 소자, DRAM, 소자 등 다른 반도체 소자들의 제조 방법에도 사용될 수 있음은 자명하다.
상기 반도체 소자는 기판(100) 상에 제1 방향으로 서로 이격되고, 각각이 상기 제1 방향에 수직한 제2 방향으로 연장된 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)을 구비하며, 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)의 측벽 및 이들 사이의 기판(100) 상에는 제1 절연막 패턴(175)이 형성되어 있다. 또한, 상기 반도체 소자는, 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a) 및 제1 절연막 패턴(175)을 감싸며, 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 사이에 상기 제2 방향으로 연장된 제1 에어 갭(240a)을 갖는 제2 절연막 패턴(235)을 포함한다.
예시적인 실시예들에 따르면, 제1 에어 갭(240a)은 제1 내지 제3 게이트 구조물들(222a, 224a, 226a)의 상면보다 높은 상면을 가질 수 있다. 예시적인 실시예들에 따르면, 제1 에어 갭(240a)은 제1 폭을 갖는 하부(241a) 및 상기 제1 폭에 비해 큰 제2 폭을 갖는 상부(242a)를 갖도록 형성될 수 있다. 제1 에어 갭(240a)의 하부(241a)는 제1 절연막 패턴(175)에 인접하며, 제1 에어 갭(240a)의 상부(242a)는 제1 절연막 패턴(175)에 의해 커버되지 않는 제1 내지 제3 게이트 구조물들(222a, 224a, 226a)의 측벽에 인접하여 형성된다. 일 실시예에 따르면, 하부(241a)는 라인 형상을 갖고, 상부(242a)는 상면이 뾰족한 타원 형상을 갖도록 형성될 수 있다.
제1 에어 갭(240a)이 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 사이에 형성됨에 따라 이들 사이의 기생 커패시턴스가 감소되어 상기 반도체 소자의 특성이 향상된다. 특히, 예시적인 실시예들에 따르면, 제1 에어 갭(240a)의 하면에서 기판(100) 사이의 거리 즉, 제1 에어 갭(240a) 하부의 제1 및 제2 절연막 패턴들(175, 235)의 두께는 약 10nm 이하로 형성될 수 있다. 이에 따라, 종래 에어 갭에 비해 제1 에어 갭(240a)은 기판(100)에 가깝도록 깊게 형성되므로, 상기 기생 커패시턴스 감소 효과가 커진다.
한편, 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134, 136, 138) 및 상기 제1 내지 제4 컨트롤 게이트들을 각각 포함할 수 있다. 상기 제1 내지 제4 컨트롤 게이트들은 제1 내지 제4 하부 도전 패턴들(212a, 214a, 216a, 218a) 및 제1 내지 제4 상부 도전 패턴들(202a, 204a, 206a, 208a)을 포함할 수 있다.
제1 절연막 패턴(175)은 적어도 터널 절연막 패턴들(112, 114, 116, 118)의 측벽, 플로팅 게이트들(122, 124, 126, 128)의 측벽 및 유전막 패턴들(132, 134, 136, 138)의 측벽을 커버할 수 있다. 제1 절연막 패턴(175)은 상부 도전 패턴들(202a, 204a, 206a, 208a)의 하면과 실질적으로 동일한 높이의 상면을 가질 수 있으며, 이때 상부 도전 패턴들(202a, 204a, 206a, 208a)은 코발트 실리사이드를 포함할 수 있다.
도 21 내지 도 24는 전술한 공정들을 수행함으로써 제조되는 반도체 소자의 몇몇 실시예들을 설명하기 위한 단면도들이다. 도 21 내지 도 24에 도시된 반도체 소자들은 도 20에 도시된 반도체 소자와 일부를 제외하고는 동일하므로, 차이점에 관해서만 기술하도록 한다.
도 21의 반도체 소자는 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 사이의 기판(100) 상에 형성된 제5 터널 절연막 패턴(111)을 더 포함한다. 이에 따라, 제1 절연막 패턴(175)은 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a)의 측벽 및 제5 터널 절연막 패턴(111) 상에 형성될 수 있다. 제5 터널 절연막 패턴(111)은 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118)에 비해 작은 두께를 가질 수 있다.
도 22의 반도체 소자는 제5 내지 제8 컨트롤 게이트들을 포함한다. 즉, 상기 제5 내지 제8 컨트롤 게이트들은 제5 내지 제8 하부 도전 패턴들(212b, 214b, 216b, 218b) 및 제5 내지 제8 상부 도전 패턴들(202b, 204b, 206b, 208b)을 포함하며, 상부 도전 패턴들(202b, 204b, 206b, 208b)은 제1 절연막 패턴(175)의 상면보다 낮은 하면을 갖는다. 이때, 상부 도전 패턴들(202b, 204b, 206b, 208b)은 니켈 실리사이드를 포함할 수 있다.
도 23의 반도체 소자는 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a) 및 제1 절연막 패턴(175)의 일부를 감싸며 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 및 제1 절연막 패턴(175) 사이의 제2 에어 갭들(240b)을 갖는 제2 절연막 패턴(235)을 포함한다. 제2 에어 갭(240b)의 경계는 제1 내지 제3 게이트 구조물들(222a, 224a, 226a) 및 제1 절연막 패턴(175)에 의해 정의될 수 있다.
도 24의 반도체 소자는 제1 내지 제4 게이트 구조물들(222a, 224a, 226a, 228a) 및 제1 절연막 패턴(175)의 일부를 감싸며, 제1 게이트 구조물들(222a) 사이의 제1 에어 갭(240a) 및 제1 게이트 구조물들(222a)과 제2 혹은 제3 게이트 구조물들(224a, 226a) 사이의 제3 에어 갭(245a)을 갖는 제2 절연막 패턴(235)을 포함한다. 제3 에어 갭(245a)은 제1 에어 갭(240a)의 폭에 비해 작거나 혹은 동일한 폭을 가질 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 서로 이격된 게이트 구조물들의 측벽 일부 상에 반응 방지막을 형성하고, 상기 반응 방지막이 형성되지 않은 상기 게이트 구조물들의 부분 상에 도전막을 형성한다. 열처리 등에 의해 상기 도전막을 상기 게이트 구조물에 반응시킴으로써 저항이 낮은 컨트롤 게이트를 형성할 수 있다. 이후 스텝 커버리지 특성이 낮은 공정을 통해 상기 게이트 구조물들 사이에 에어 갭을 갖는 절연막을 형성하여 기생 커패시턴스를 감소시킬 수 있다. 상기 에어 갭은 상기 게이트 구조물들보다 높은 상면을 갖도록 충분히 크고 균일하게 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
101, 102, 103, 105, 107a, 107b : 제1 내지 제6 불순물 영역
106 : 소자 분리막
110 : 터널 절연막 111 : 제5 터널 절연막 패턴
112, 114, 116, 118 : 제1 내지 제4 터널 절연막 패턴
120 : 플로팅 게이트막
122, 124, 126, 128 : 제1 내지 제4 플로팅 게이트
130 : 유전막
132, 134, 136, 138 : 제1 내지 제4 유전막 패턴
140 : 컨트롤 게이트막
142, 144, 146, 148 : 예비 컨트롤 게이트
150 : 하드 마스크막
152, 154, 156, 158 : 제1 내지 제4 하드 마스크
162, 164, 166, 168 : 제1 내지 제4 예비 게이트 구조물
170 ; 제1 절연막 175 : 제1 절연막 패턴
180 : 희생막 185: 희생막 패턴
192, 194 : 제1, 제2 도전막
202a, 204a, 206a, 208a : 제1 내지 제4 상부 도전 패턴
202b, 204b, 206b, 208b : 제5 내지 제8 상부 도전 패턴
212a, 214a, 216a, 218a : 제1 내지 제4 하부 도전 패턴
212b, 214b, 216b, 218b : 제5 내지 제8 하부 도전 패턴
222a, 224a, 226a, 228a : 제1 내지 제4 게이트 구조물
222b, 224b, 226b, 228b : 제5 내지 제8 게이트 구조물
230 : 제2 절연막 235 : 제2 절연막 패턴
240a, 240b, 245a : 제1, 제2, 제3 에어 갭
241a, 242a : 제1 에어 갭의 하부 및 상부
241b, 242b : 제2 에어 갭의 하부 및 상부
250, 270 : 제1, 제2 층간 절연막
260 : 공통 소스 라인 280 : 비트 라인 콘택
290 : 플러그 300 : 비트 라인

Claims (40)

  1. 제1 방향으로 각각 연장되며 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역을 갖는 기판;
    상기 기판 상에 상기 제1 방향으로 서로 이격되며, 상기 제2 방향으로 각각 연장되는 복수 개의 게이트 구조물들;
    상기 게이트 구조물들의 측벽 일부 상에 형성된 제1 절연막 패턴; 및
    상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하고, 상기 게이트 구조물들 사이에 상기 제2 방향으로 연장되는 에어 터널(air tunnel)을 갖는 제2 절연막 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 에어 터널의 상면은 상기 게이트 구조물들의 상면보다 높은 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 부분 상에도 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고,
    상기 터널 절연막 패턴 및 상기 플로팅 게이트는 상기 액티브 영역 상에 고립된 형상을 갖고, 상기 유전막 패턴 및 상기 컨트롤 게이트는 각각 상기 제2 방향으로 연장되어 상기 플로팅 게이트 및 상기 필드 영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 각 컨트롤 게이트는 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽은 커버하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 각 컨트롤 게이트는 상기 유전막 패턴 상에 순차적으로 적층된 하부 도전 패턴 및 상부 도전 패턴을 포함하고,
    상기 하부 및 상부 도전 패턴들은 각각 폴리실리콘 및 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 상부 도전 패턴은 코발트를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 상부 도전 패턴은 니켈을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고,
    상기 제1 터널 절연막 패턴 및 상기 플로팅 게이트는 상기 액티브 영역 상에 고립된 형상을 갖고, 상기 유전막 패턴 및 상기 컨트롤 게이트는 각각 상기 제2 방향으로 연장되어 상기 플로팅 게이트 및 상기 필드 영역 상에 형성되며,
    상기 게이트 구조물들에 의해 커버되지 않은 상기 액티브 영역 상에 형성되어, 상기 제2 절연막 패턴에 의해 커버되고 상기 제1 터널 절연막 패턴에 연결되는 제2 터널 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 제1 및 제2 터널 절연막 패턴들은 동일한 물질을 포함하되, 상기 제1 터널 절연막 패턴은 상기 제2 터널 절연막 패턴보다 큰 두께를 갖는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비하고, 상기 각 게이트 전극은 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽은 커버하는 것을 특징으로 하는 반도체 소자.
  14. 제1항에 있어서, 상기 에어 터널은 상기 제2 절연막 패턴에 의해서만 정의되는 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴을 부분적으로 커버하며, 상기 에어 터널은 상기 제1 및 제2 절연막 패턴들에 의해 정의되는 것을 특징으로 하는 반도체 소자.
  16. 기판 상에 서로 이격된 복수 개의 게이트 구조물들;
    상기 게이트 구조물들의 측벽 일부에 형성된 제1 절연막 패턴; 및
    상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하며 상기 게이트 구조물들 사이의 에어 갭(air gap)을 갖는 제2 절연막 패턴을 포함하되,
    상기 에어 갭은 제1 폭을 가지며 상기 제1 절연막 패턴에 인접하는 하부 및 상기 제1 폭보다 큰 제2 폭을 가지며 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 측벽에 인접한 상부를 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서, 상기 하부는 라인 형상을 갖고, 상기 상부는 상면이 뾰족한 타원 형상을 갖는 것을 특징으로 하는 반도체 소자.
  18. 제16항에 있어서, 상기 에어 갭은 상기 게이트 구조물들의 상면보다 높은 상면을 갖는 것을 특징으로 하는 반도체 소자.
  19. 제16항에 있어서, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 부분 상에도 형성된 것을 특징으로 하는 반도체 소자.
  20. 제16항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고, 상기 각 컨트롤 게이트는 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽은 커버하는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서, 상기 각 컨트롤 게이트는 상기 유전막 패턴 상에 순차적으로 적층된 하부 도전 패턴 및 상부 도전 패턴을 포함하고,
    상기 하부 및 상부 도전 패턴들은 각각 폴리실리콘 및 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 갖고, 코발트를 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제21항에 있어서, 상기 상부 도전 패턴은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 갖고, 니켈을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제16항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 제1 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고,
    상기 게이트 구조물들에 의해 커버되지 않은 상기 기판 부분 상에 형성되어, 상기 제2 절연막 패턴에 의해 커버되고 상기 제1 터널 절연막 패턴보다 작은 두께를 갖는 제2 터널 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  25. 제16항에 있어서, 상기 에어 갭은 상기 제2 절연막 패턴에 의해서만 정의되는 것을 특징으로 하는 반도체 소자.
  26. 제16항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴을 부분적으로 커버하며, 상기 에어 갭은 상기 제1 및 제2 절연막 패턴들에 의해 정의되는 것을 특징으로 하는 반도체 소자.
  27. 기판 상에 제1 방향을 따라 제1 간격으로 서로 이격된 복수 개의 제1 게이트 구조물들;
    상기 제1 게이트 구조물들 중 최외각 제1 게이트 구조물들과 상기 제1 방향을 따라 각각 제2 간격으로 이격된 제2 및 제3 게이트 구조물들;
    상기 제1 내지 제3 게이트 구조물들의 측벽 일부 상에 형성된 제1 절연막 패턴; 및
    상기 제1 내지 제3 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하며, 상기 제1 게이트 구조물들 사이의 제1 에어 갭(air gap); 및
    상기 최외각 제1 게이트 구조물들과 상기 제2 게이트 구조물 혹은 상기 제3 게이트 구조물 사이에 형성되어 상기 제1 에어 갭과 다른 크기를 갖는 제2 에어 갭(air gap)을 갖는 제2 절연막 패턴을 포함하는 반도체 소자.
  28. 제27항에 있어서, 상기 제2 및 제3 게이트 구조물들은 상기 제1 게이트 구조물들보다 넓은 폭을 가지며, 상기 제1 에어 갭의 폭은 상기 제2 에어 갭의 폭보다 크거나 같은 것을 특징으로 하는 반도체 소자.
  29. 제28항에 있어서, 상기 제1 에어 갭은 제1 폭을 가지며 상기 제1 절연막 패턴에 인접한 하부 및 상기 제1 폭보다 큰 제2 폭을 가지며 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 제1 내지 제3 게이트 구조물들의 측벽에 인접한 상부를 포함하는 것을 특징으로 하는 반도체 소자.
  30. 제29항에 있어서, 상기 제1 에어 갭의 하부는 라인 형상을 갖고 상기 제1 에어 갭의 상부는 상면이 뾰족한 타원 형상을 갖는 것을 특징으로 하는 반도체 소자.
  31. 제28항에 있어서, 상기 제2 절연막 패턴은 중온 산화물(MTO)을 포함하는 것을 특징으로 하는 반도체 소자.
  32. 기판 상에 서로 이격된 복수 개의 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들의 측벽 일부에 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들 부분 상에 도전막을 형성하는 단계;
    상기 도전막을 상기 게이트 구조물들과 반응시키는 단계;
    상기 게이트 구조물들과 반응하지 않은 상기 도전막의 부분을 제거하는 단계; 및
    상기 기판 상에 제2 절연막을 형성하여 상기 게이트 구조물들 사이에 에어 갭(air gap)을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  33. 제32항에 있어서, 상기 에어 갭은 상기 게이트 구조물들의 상면보다 높은 상면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  34. 제32항에 있어서, 상기 게이트 구조물들의 측벽 일부에 상기 제1 절연막 패턴을 형성하는 단계는,
    상기 게이트 구조물들을 커버하는 제1 절연막을 상기 기판 상에 형성하는 단계;
    상기 게이트 구조물들 사이의 공간을 충전하는 희생막을 상기 제1 절연막 상에 형성하는 단계;
    상기 희생막 상부 및 상기 제1 절연막 상부를 제거하여 각각 희생막 패턴 및 상기 제1 절연막 패턴을 형성하는 단계; 및
    상기 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  35. 제32항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고, 상기 각 컨트롤 게이트는 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽 상에는 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  36. 제32항에 있어서, 상기 도전막은 금속을 사용하여 형성되고,
    상기 도전막은 상기 게이트 구조물들과 반응하여 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  37. 제36항에 있어서, 상기 금속 실리사이드막은 상기 제1 절연막 패턴의 상면과 동일한 높이의 하면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  38. 제36항에 있어서, 상기 금속 실리사이드막은 상기 제1 절연막 패턴의 상면보다 낮은 하면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  39. 제32항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비하고, 상기 각 게이트 전극은 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽 상에는 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  40. 기판 상에 서로 이격되며 실리콘을 포함하는 복수 개의 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들의 측벽 일부에 반응 방지막을 형성하는 단계;
    상기 반응 방지막에 의해 커버되지 않은 상기 게이트 구조물들 부분 상에 금속막을 형성하는 단계;
    상기 금속막을 상기 게이트 구조물들과 반응시켜 금속 실리사이드막을 형성하는 단계;
    상기 게이트 구조물들과 반응하지 않은 상기 금속막 부분을 제거하는 단계; 및
    상기 게이트 구조물들 사이에 형성되어 상기 게이트 구조물들의 상면보다 높은 상면을 갖는 에어 갭(air gap)을 구비하는 절연막을 상기 기판 상에 형성하는 단계를 포함하는 반도체 소자 제조 방법.
KR1020100066772A 2010-07-12 2010-07-12 반도체 소자 및 반도체 소자 제조 방법 KR20120006183A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100066772A KR20120006183A (ko) 2010-07-12 2010-07-12 반도체 소자 및 반도체 소자 제조 방법
US13/181,281 US20120007165A1 (en) 2010-07-12 2011-07-12 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100066772A KR20120006183A (ko) 2010-07-12 2010-07-12 반도체 소자 및 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR20120006183A true KR20120006183A (ko) 2012-01-18

Family

ID=45611976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100066772A KR20120006183A (ko) 2010-07-12 2010-07-12 반도체 소자 및 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR20120006183A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130109289A (ko) * 2012-03-27 2013-10-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20130113730A (ko) * 2012-04-06 2013-10-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US9391269B2 (en) 2014-01-29 2016-07-12 Samsung Electronics Co., Ltd. Variable resistance memory devices
KR20160116882A (ko) * 2015-03-31 2016-10-10 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
USD773538S1 (en) 2015-03-26 2016-12-06 Samsung Electronics Co., Ltd. Refrigerator

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130109289A (ko) * 2012-03-27 2013-10-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20130113730A (ko) * 2012-04-06 2013-10-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US9391269B2 (en) 2014-01-29 2016-07-12 Samsung Electronics Co., Ltd. Variable resistance memory devices
USD773538S1 (en) 2015-03-26 2016-12-06 Samsung Electronics Co., Ltd. Refrigerator
KR20160116882A (ko) * 2015-03-31 2016-10-10 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Similar Documents

Publication Publication Date Title
KR101692403B1 (ko) 반도체 소자 제조 방법
US9165924B2 (en) Vertical channel type nonvolatile memory device and method for fabricating the same
CN108198817B (zh) 用于制造半导体器件的方法
CN107123649B (zh) 用于制造半导体器件的方法
US8980712B2 (en) 3D non-volatile memory device and method for fabricating the same
US20120007165A1 (en) Semiconductor devices
JP4703669B2 (ja) 半導体記憶装置及びその製造方法
KR101762661B1 (ko) 반도체 소자 제조 방법
US20170062471A1 (en) Semiconductor memory device
JP6228238B2 (ja) 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法
EP3363039B1 (en) Method of forming memory array and logic devices
KR20120031667A (ko) 반도체 소자 및 반도체 소자 제조 방법
US20080029811A1 (en) Vertical Twin-Channel Transistors and Methods of Fabricating the Same
JP6629142B2 (ja) 半導体装置およびその製造方法
TW201826399A (zh) 半導體裝置及其製造方法
US10083978B2 (en) Semiconductor device and method of manufacturing the same
TWI752727B (zh) 形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓(hv)元件及鰭式場效電晶體(finfet)邏輯元件之裝置的方法
KR100660543B1 (ko) 낸드형 플래시 메모리 장치 및 그 제조 방법
JP2013045837A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2003218240A (ja) 半導体装置の製造方法
KR20120006183A (ko) 반도체 소자 및 반도체 소자 제조 방법
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101804420B1 (ko) 반도체 소자 및 그 제조 방법
JP2010087159A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2003243616A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid