KR20220152058A - 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 셀을 포함하는 반도체 소자에 관한 것이다. 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 기판을 제공하는 단계; 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계; 상기 게이트 스택 패턴 상에 셀렉트 게이트 도전막을 증착하여, 상기 기판 상에 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막과 상기 셀렉트 게이트 도전막이 스택되어 있는 스택 구조를 형성하는 단계; 상기 스택 구조를 식각하여 상기 스택 구조에 트렌치를 형성하고, 상기 트렌치에 의해 분리된 제1 셀렉트 게이트 패턴과 제2 셀렉트 게이트 패턴을 형성하는 단계; 및 에치 백 공정을 실시하여 제1 셀렉트 게이트 및 제2 셀렉트 게이트와 제1 스택 게이트 및 제2 스택 게이트를 동시에 형성하는 단계를 포함한다. 본 발명에 따르면, 개선된 공정으로 각각의 액세스 트랜지스터의 게이트 폴리-실리콘이 대칭적으로 형성됨에 따라 액세스 트랜지스터의 축소가 용이한 효과가 있다.
Description
본 발명은 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 셀을 포함하는 반도체 소자(Non volatile memory device)는 전원이 차단되어도 메모리 셀에 저장된 데이터가 손실되지 않는 이점 때문에 컨트롤러 IC(Controller IC), RFID(Radio Frequency Identification) Tag, MCU(Microcontroller unit), 터치(Touch) 등과 같은 다양한 응용분야에 사용되고 있으며 그 중요도 또한 증가하고 있다. 대표적인 비휘발성 메모리 셀을 포함하는 반도체 소자로는 플래시(FLASH) 메모리 소자와 EEPROM(Electrical erasable programmable read only memory) 소자가 널리 알려져 있다.
종래 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 셀 누출(Cell leakage)을 방지하기 위한 액세스 트랜지스터(Acess transistor) 형성시 마스크(mask)를 이용하기 때문에 왼쪽에 위치한 셀(cell)과 오른쪽에 위치한 셀간의 특성 차이가 발생한다. 이러한 특성 차이로 인한 미스매칭(mismatching) 때문에 액세스 트랜지스터의 최소 게이트 길이(minimum gate length)를 축소(shrink)하는데 한계가 있다.
또한, 종래 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 플로팅 게이트 폴리-실리콘, ONO(Oxide/Nitride/Oxide)막, 컨트롤 게이트 폴리-실리콘 등을 포토레지스터(Photoresistor)를 이용하여 식각(etching)하는 경우 포토레지스터의 두께가 두꺼워야 하는 문제가 있다. 나아가, 두께가 두꺼운 포토레지스터를 사용해야 하기 때문에 플로팅 게이트 폴리-실리콘 간의 공간(space)을 축소(shrink)하는데 마찬가지로 한계가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 각각의 액세스 트랜지스터의 게이트 폴리-실리콘이 대칭적으로 형성됨에 따라 액세스 트랜지스터의 축소가 용이한 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 셀을 포함하는 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조방법은 기판을 제공하는 단계; 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계; 상기 게이트 스택 패턴 상에 셀렉트 게이트 도전막을 증착하여, 상기 기판 상에 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막과 상기 셀렉트 게이트 도전막이 스택되어 있는 스택 구조를 형성하는 단계; 상기 스택 구조를 식각하여 상기 스택 구조에 트렌치를 형성하고, 상기 트렌치에 의해 분리된 제1 셀렉트 게이트 패턴과 제2 셀렉트 게이트 패턴을 형성하는 단계; 및 에치 백 공정을 실시하여 제1 셀렉트 게이트 및 제2 셀렉트 게이트와 제1 스택 게이트 및 제2 스택 게이트를 동시에 형성하는 단계를 포함한다.
여기서, 상기 기판을 제공하는 단계는, 상기 기판에 딥 N웰 영역을 형성하는 단계; 상기 딥 N웰 영역 상에 P웰 영역을 형성하는 단계; 및 상기 P웰 영역 상에 제1 게이트 절연막을 형성하는 단계를 포함할 수 있다.
여기서, 상기 트렌치는, 상기 셀렉트 게이트 도전막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 게이트 스택 패턴 상면에 형성된 상기 셀렉트 게이트 도전막의 일부를 식각하여 상기 게이트 스택 패턴을 노출시키는 단계; 및 상기 노출된 상기 게이트 스택 패턴을 식각하는 단계에 의해 형성될 수 있다.
여기서, 상기 제1 및 제2 스택 게이트 측벽에 각각 제1 및 제2 절연막 스페이서를 형성하는 단계; 상기 제1 및 제2 절연막 스페이서 아래에 드레인 영역을 형성하는 단계; 상기 제1 및 제2 셀렉트 게이트 근처에 각각 소스 영역을 형성하는 단계; 및 상기 기판 및 상기 제1 및 제2 스택 게이트 상에 실리사이드를 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 실리사이드 상에 식각 정지층을 형성하는 단계; 상기 식각 정지층 상에 층간 절연막을 형성하는 단계; 상기 식각 정지층을 이용하여 상기 층간 절연막을 식각하여 상기 드레인 영역 및 상기 소스 영역과 전기적으로 연결되는 컨택 플러그를 형성하는 단계; 및 상기 컨택 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 게이트 스택 패턴은 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막 사이에 유전막을 더 포함할 수 있다.
여기서, 상기 트렌치는 상기 유전막을 노출하는 것이 바람직하다.
여기서, 상기 트렌치는 상기 플로팅 게이트 도전막을 노출하는 것이 바람직하다.
여기서, 상기 에치 백 공정을 통하여 상기 노출된 플로팅 게이트 도전막을 식각하여 상기 제1 및 제2 스프릿 게이트를 형성하는 것이 바람직하다.
여기서, 상기 기판 표면을 기준으로, 상기 제1 및 제2 셀렉트 게이트 각각의 높이는 상기 컨트롤 게이트 도전막의 최대 높이보다 작고, 상기 제1 및 제2 셀렉트 게이트는 상기 제1 및 제2 스택 게이트의 일측에 각각 스페이서 형태로 형성되는 것이 바람직하다.
한편, 본 발명의 일 실시예에 따른 반도체 소자 제조방법은 기판을 제공하는 단계; 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계; 상기 게이트 스택 패턴에 셀렉트 게이트 도전막을 증착하는 단계; 상기 셀렉트 게이트 도전막 및 상기 게이트 스택 패턴의 중앙 부분을 식각하여 제1 스택 패턴 및 제2 스택 패턴을 형성하는 단계; 및 상기 게이트 스택 패턴에 남아 있는 상기 셀렉트 게이트 도전막을 에치 백하여 제1 및 제2 셀렉트 게이트를 형성하고, 동시에 상기 제1 및 제2 셀렉트 게이트 사이에 제1 스택 게이트 및 제2 스택 게이트를 형성하는 단계를 포함한다.
여기서, 상기 제1 스택 패턴 및 제2 스택 패턴은 상기 플로팅 게이트 도전막 상에 형성하는 것이 바람직하다.
여기서, 상기 게이트 스택 패턴을 형성하는 단계는, 상기 기판 상에 상기 플로팅 게이트 도전막을 형성하는 단계; 상기 플로팅 게이트 도전막 상에 유전막을 형성하는 단계; 상기 유전막 상에 상기 컨트롤 게이트 도전막을 형성하는 단계; 상기 컨트롤 게이트 도전막 상에 하드 마스크용 절연막을 증착하는 단계; 및 상기 하드 마스크용 절연막, 상기 컨트롤 게이트 도전막, 상기 유전막 및 상기 플로팅 게이트 도전막을 패터닝하여 상기 게이트 스택 패턴을 형성하는 단계를 포함할 수 있다.
여기서, 상기 게이트 스택 패턴의 중앙 부분을 식각하여 제1 스택 패턴 및 제2 스택 패턴을 형성하는 단계는, 상기 게이트 스택 패턴의 중앙 부분을 노출시키기 위하여, 상기 게이트 스택 패턴 상부에 증착된 상기 셀렉트 게이트 도전막의 일부를 식각하고, 상기 게이트 스택 패턴의 양 측면 측면 및 상면에 상기 셀렉트 게이트 도전막의 일부가 남아 있는 것이 바람직하다.
여기서, 상기 에치 백 공정을 하여, 상기 게이트 스택 패턴의 양 측면 및 상면에 일부 남아 있는 상기 셀렉트 게이트 도전막을 식각하여, 상기 제1 및 제2 스택 게이트 일측에 스페이서 형태의 상기 제1 및 제2 셀렉트 게이트를 형성하는 것이 바람직하다.
여기서, 상기 제1 및 제2 게이트 스택 구조 사이에 드레인 영역을 형성하는 단계; 및 상기 제1 및 제2 셀렉트 게이트 근처에 각각 제1 및 제2 소스 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 개선된 공정으로 각각의 액세스 트랜지스터의 게이트 폴리-실리콘이 대칭적으로 형성됨에 따라 액세스 트랜지스터의 축소가 용이한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자의 단면을 도시한 도면이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자의 제조 방법을 나타낸 공정 도면이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자의 제조 방법을 나타낸 공정 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자의 단면을 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자(100)는 P웰 영역(110) 및 딥 N웰 영역(120)을 구비한 기판(101) 상에 일정하게 이격된 복수의 스택 게이트(50a, 50b, 50c, 50d)를 포함하고, 셀렉트 게이트(700)이 스택 게이트(50a, 50b, 50c, 50d) 일 측벽에 각각 형성되어 있다. 예를 들어, 제1 셀렉트 게이트(700)는 제1 스택 게이트(50a) 일 측벽에 형성되고, 제2 셀렉트 게이트(700)는 제2 스택 게이트(50b) 일 측벽에 형성된다. 그래서 제1 및 제2 셀렉트 게이트(700) 사이에 제1 스택 게이트(50a)와 제2 스택 게이트(50b)가 형성되어 있다고 볼 수 있다.
여기서, 상기 스택 게이트(50a, 50b, 50c, 50d) 각각의 구조는 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300)과 컨트롤 게이트 도전막(400)을 포함할 수 있다. 여기서 유전막(300)은 실리콘 질화막 또는 ONO(Oxide/Nitride/Oxide)막으로 구성될 수 있다. 플로팅 게이트 도전막(200)과 기판(101) 사이에 제1 게이트 절연막(140)이 형성되어 있다. 셀렉트 게이트(700)와 기판(101) 사이에 제2 게이트 절연막(600)이 형성되어 있다. 기판(101)에는 딥 N웰 영역(120)과 P웰 영역(110)과 얕은 트렌치 절연막(130)이 형성되어 있다.
그리고 스택 게이트(50a, 50b, 50c, 50d) 사이에 드레인 영역(160)이 형성되고, 셀렉트 게이트(700) 근처에는 소스 영역(150)이 형성되어 있다. 소스 영역(150)와 드레인 영역(160)에는 LDD 영역(910)이 형성된다. 스택 게이트(50a, 50b, 50c, 50d) 타측에는 스페이서 형태의 LDD 절연막(920, 930)이 형성되어 있다. 스택 게이트(50a, 50b, 50c, 50d) 상부면 및 기판(101) 상부면에는 실리사이드(940)이 형성된다. LDD 절연막 상에 컨택 플러그 용 홀(hole)을 형성시 사용되는 식각 정지층(950)과 층간 절연막(960)이 형성된다. 드레인 영역(160)과 소스 영역(150)과 전기적으로 연결되는 복수의 컨택 플러그(970)이 형성된다. 또한 복수의 컨택 플러그(970)와 전기적으로 연결되는 복수의 금속 배선(980)이 형성된다.
액세스 트랜지스터로 사용되는 셀렉트 게이트(700) 형성시 마스크 없이 에치 백 공정(etch-back process)을 수행하므로 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성된다. 즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자는 각각의 액세스 트랜지스터의 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성됨에 따라 전기적 물성(electrical performance)이 동일하므로, 액세스 트랜지스터의 축소(shrink)가 용이하다는 장점이 있다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자를 제조하는 제조 방법의 공정을 상세히 살펴보도록 한다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 포함하는 반도체 소자의 제조 방법을 나타낸 공정 도면이다.
도 2A는 기판을 제공하는 단계; 및 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 층을 형성하는 단계를 나타낸다.
먼저 기판을 제공하는 단계는 기판(101)에 딥 N웰 영역(120)을 형성하는 단계; 상기 딥 N웰 영역(120) 상에 P웰 영역(110)을 형성하는 단계; 상기 기판(101)에 복수의 STI(Shallow trench isolation) 트렌치(130)를 형성하는 단계를 포함한다.
여기서, 상기 기판(101)은 반도체 물질을 포함할 수 있으며, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시예에서, 상기 기판(101)은 도핑되어 전도성을 가질 수 있으며, n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 또한, 상기 기판(101)은 기판의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다. 여기서, 상기 STI(Shallow trench isolation) 트렌치(130)는 상기 기판(101) 상의 양 끝단에 격리 절연층으로써 형성 될 수 있다.
그리고 계속해서, 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 층(10)을 형성하는 단계는 다음과 같다. 먼저 상기 기판(101) 상에 제1 게이트 절연막(140)을 형성하는 단계; 및 상기 제1 게이트 절연막(140) 상에 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400) 및 하드 마스크용 절연막(500)를 순차적으로 증착하는 단계를 포함할 수 있다. 여기서, 유전막(300)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 형성한 절연막일 수 있다.
그래서 기판 (101) 상에 형성된 게이트 스택 층(10)은 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400) 및 하드 마스크 용 절연막(500)을 포함할 수 있다. 상기 게이트 스택 층(10)에 형성된 포토레지스트 패턴(PR, 550)을 이용하여, 게이트 스택 층(10)을 패터닝할 수 있다. 여기서 플로팅 게이트 도전막(200) 및 컨트롤 게이트 도전막(400)은 폴리-실리콘을 사용하여 형성할 수 있다.
도 2B는 상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계를 나타낸다.
포토레지스트 패턴(PR, 550)을 마스크로 이용하여 게이트 스택 층(10)을 식각하여, 일정하게 이격된 복수의 게이트 스택 패턴(10x, 10y)를 형성한다. 각각의 게이트 스택 패턴(10x, 10y)은 각각 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400) 및 하드 마스크 용 절연막(500)를 포함한다. 식각 후에 남아 있는 포토레지스트 패턴(PR, 550)을 플라즈마 애슁(ashing) 방법으로 제거한다.
도 3은 상기 게이트 스택 패턴 상에 제2 게이트 절연막을 형성하는 단계를 나타낸다.
도 3을 참조하면, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 상기 기판(101) 상에 일정하게 이격된 복수의 게이트 스택 패턴(10x, 10y)를 형성하는 단계 이후에, 상기 기판(101) 및 상기 복수의 스택 게이트 표면에 셀렉트 게이트 산화막으로 사용되는 제2 게이트 산화막(600)을 형성하는 단계를 개시하는 것을 확인할 수 있다.
여기서, 상기 형성된 제2 게이트 산화막(600)은 열산화 공정(thermal oxidation) 또는 CVD 방법에 의하여 수행되는 것이 바람직하나, 이에 한정되는 것은 아니다.
도 4는 상기 게이트 스택 패턴 상에 셀렉트 게이트 도전막을 증착하여, 상기 기판 상에 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막과 상기 셀렉트 게이트 도전막이 스택되어 있는 스택 구조를 형성하는 단계를 나타낸다.
도 4를 참조하면, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 상기 제2 게이트 산화막(600)을 형성하는 단계 이후에, 상기 제2 게이트 산화막(600) 상에 하나의 셀렉트 게이트 도전막(700)을 형성하는 단계를 개시하는 것을 확인할 수 있다. 싱글 셀렉트 게이트 도전막(700)은 증착에 의하여 형성될 수 있으며, 추후 식각 공정을 통해 셀렉트 게이트를 형성한다. 싱글 셀렉트 게이트 도전막(700)은 폴리-실리콘을 사용하여 형성할 수 있다.
여기서, 제1 및 제2 게이트 스택 패턴(10x, 10y) 상에 셀렉트 게이트 도전막(700)을 증착하여, 기판(101) 상에 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400), 하드 마스크 용 절연막(500), 제2 게이트 절연막(600)과 셀렉트 게이트 도전막(700)이 스택되어 있는 스택 구조(30x, 30y)가 각각 형성된다.
도 5는 스택 구조를 식각하여 상기 스택 구조에 트렌치를 형성하기 위한 포트 리소그라피 단계를 나타낸다.
도 5를 참조하면, 상기 스택 구조(30x, 30y)에 포토레지스트 패턴(800)을 형성한다. 즉, 상기 셀렉트 게이트 도전막(700) 상에 포토레지스트 패턴(800)을 형성하는 것이다. 비교적 두께가 얇은 포토레지스터(800) 코팅 후 마스크 디파인(mask define)을 수행할 수 있다. 포토레지스트 패턴(800)은 상기 복수의 스택 구조(30x, 30y)의 중앙 부분을 식각하기 위함이다. 그래서 스택 구조(30x, 30y) 각각의 가운데 부분이 열리도록 포토레지스트 패턴(800)을 형성한다.
도 6A와 6B는 스택 구조를 식각하여 상기 스택 구조에 트렌치를 형성하고, 상기 트렌치에 의해 분리된 제1 셀렉트 게이트 패턴과 제2 셀렉트 게이트 패턴을 형성하는 단계를 나타낸다. 여기서 도 6A는 도 6B는 식각이 어느 위치에서 정지되는지 그 차이를 보여주고자 하는 것이다.
먼저, 도 6A를 참조하면, 스택 구조(30x, 30y)의 중앙 부분을 식각하여 상기 스택 구조에 트렌치(850)을 형성한다. 즉, 마스크 패턴(800)을 이용하여 스택 구조(30x, 30y)의 셀렉트 게이트 도전막(700) 및 제2 게이트 절연막(600)을 식각한다. 셀렉트 게이트 도전막(700) 및 제2 게이트 절연막(600)이 식각되면서, 게이트 스택 패턴(10x, 10y)의 상부가 노출된다. 그래서 계속 식각 공정을 통해 2개의 하드마스크 용 절연막(500)이 4개의 하드마스크 용 절연막(500)로 나뉘어 형성된다. 마찬가지로 식각 공정을 통해 2개의 컨트롤 게이트 도전막(400)이 4개의 컨트롤 게이트 도전막(400)으로 나뉘어 형성된다. 그리고 유전막(300)에서 식각이 정지될 수 있다. 세부적으로는 유전막(300)을 구성하고 있는 실리콘 산화막(top)/실리콘 질화막(middle)/실리콘 산화막(bottom)에서 실리콘 질화막(middle)에서 식각이 정지될 수 있다. 폴리-실리콘으로 이루어진 컨트롤 게이트 도전막(400)과 실리콘 질화막(middle)의 식각 선택비 차이가 크기 때문에 실리콘 질화막(middle)를 이용하는 것이 식각 정지에 용이하다. 또한 셀렉트 게이트를 형성하기 위해 에치 백 공정을 수행하는데, 그 때 에치 백 되는 량이 많을 경우, 도 6A에 도시한 것과 같이 유전막에서 트렌치 형성을 정지 시키는 것이 유리하다.
도 6B를 참조하면, 나머지 부분은 도 6A와 비슷하고, 트렌치가 형성될 때 플로팅 게이트 도전막(200)에서 식각이 정지되는 것을 보여 준다. 에치 백 되는 식각 량이 적을 경우, 플로팅 게이트 도전막(200)에서 식각을 정지시키는 것이 유리하다.
도 7A와 7B는 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 상기 복수의 스택 게이트 일부를 식각하는 단계 이후에, PR(800)을 제거하는 단계이다.
그래서 도 7A의 경우, 하나의 유전막(300) 상에 각각 2개씩 셀렉트 게이트 패턴(700)이 형성될 수 있다. 그래서 상기 트렌치(850)에 의해 분리된 4개의 셀렉트 게이트 패턴(700)이 형성된다.
또한 도 7B의 경우, 플로팅 게이트 도전막(200) 상에 각각 2개씩 셀렉트 게이트 패턴(700)이 형성될 수 있다. 그래서 상기 트렌치(850)에 의해 분리된 4개의 셀렉트 게이트 패턴(700)이 형성된다.
도 7A 및 7B에서 게이트 스택 패턴의 양 측면 측면 및 상면에 상기 셀렉트 게이트 도전막(700)의 일부가 남아 있는 것을 알 수 있다. 예를 들어, 제1 스택 구조(30x)의 좌/우측에 제1 및 제2 셀렉트 게이트 패턴(700)이 형성된다. 마찬가지로 제2 스택 구조(30y)의 좌/우측에 제3 및 제4 셀렉트 게이트 패턴(700)이 형성된다. 여기서 제2 셀렉트 게이트 패턴(700)과 제3 셀렉트 게이트 패턴(700)은 서로 붙어 있다. PR 패턴(800)에 의해 보호를 받았기 때문이다.
그래서 도 7A 및 7B에서 보듯이, 제1 스택 구조(30x)의 좌측에는 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400), 하드 마스크 용 절연막(500)과 제1 셀렉트 게이트 패턴(700)이 형성된다. 마찬가지로 제1 스택 구조(30x)의 우측에는 제1 게이트 절연막(140), 플로팅 게이트 도전막(200), 유전막(300), 컨트롤 게이트 도전막(400), 하드 마스크 용 절연막(500)과 제2 셀렉트 게이트 패턴(700)이 형성된다.
결국, 제1 스택 구조(30x)에서 제1 및 제2 셀렉트 게이트 패턴(700) 각각은 게이트 스택 패턴(10x)의 측면과 상면에 모두 남아 있는 것이다. 또한 제1 및 제2 셀렉트 게이트 패턴(700)은 제2 게이트 절연막(600)의 측면과 상면에 남아 있는 것이다. 게이트 스택 패턴(10x, 10y)의 측벽에 스페이서 모양의 셀렉트 게이트를 형성하기 위해서는 에치 백 공정과 같은 추가 식각 공정이 필요하다.
제1 스택 구조(30x)에서 플로팅 게이트 도전막(200) 또는 유전막(300) 상에 2개의 기둥 모양이 형성되어 있다고 볼 수 있다. 상기 2개의 기둥 모양을 제1 및 제2 스택 패턴으로 정의할 수 있다. 그래서 제1 및 제2 스택 패턴은 적어도 플로팅 게이트 도전막(200) 상에 형성되는데, 제1 및 제2 스택 패턴 각각은 컨트롤 게이트 도전막(400)과 하드 마스크 용 절연막(500)을 포함하고 있다고 볼 수 있다.
도 8은 에치 백 공정을 실시하여 제1 셀렉트 게이트 및 제2 셀렉트 게이트와 제1 스택 게이트 및 제2 스택 게이트를 동시에 형성하는 단계를 나타낸다.
도 8을 참조하면, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 상기 PR(800)을 제거하는 단계 이후에, 에치 백 공정을 수행하는 단계를 개시하는 것을 확인할 수 있다. 보다 구체적으로, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 에치 백의 한 종류인 블랭킷 에치백 공정(blanket etch back process)을 1회 내지 5회, 바람직하게는 1회 실시하여, 셀렉트 게이트(700)를 형성할 수 있다. 스택 게이트(50a-50d)의 측벽에 셀렉트 게이트(700)이 스페이서 형태로 형성되게 된다. 상기 스택 게이트 (50a-50d)의 측벽에 형성되는 셀렉트 게이트(700)는 에치 백의 공정 조건에 따라 적절한 두께의 설정 및 구조 설계가 가능할 수 있다. 나아가, 상기 에치 백 공정을 수행할 때 발생하는 부산물인 폴리-실리콘을 제거하기 위하여 클리닝 공정을 추가적으로 수행할 수 있다.
또한, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 액세스 트랜지스터 형성시 마스크 없이 에치 백 공정을 수행하므로 왼쪽에 위치하는 액세스 트랜지스터와 오른쪽에 위치하는 액세스 트랜지스터의 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성될 수 있다.
에치 백 공정을 수행하는 단계를 통해 스택 구조(30x, 30y)에서 남아 있는 유전막(300) 또는 플로팅 게이트 도전막(200)이 식각된다. 여기서, 유전막(300)과 플로팅 게이트 도전막(200)이 식각되어 트렌치(850)가 형성되면서, 제1 게이트 절연막(140)이 노출될 수 있다.
그래서 결국, 상기 2개의 스택 구조(30x, 30y)로부터 셀렉트 게이트(700)와 4개의 스택 게이트(50a, 50b, 50c, 50d)가 동시에 형성될 수 있다. 여기서 스택 게이트(50a, 50b, 50c, 50d)는 플로팅 게이트 전극(FG, 200), 유전막(300)과 컨트롤 게이트 전극(CG, 400)을 포함하고 있다.
도 9A는 상기 기판에 LDD 영역을 형성하는 단계를 나타낸다.
도 9A를 참조하면, 기판(101)에 LDD 영역(910)을 형성하기 위한 이온 주입을 실시 할 수 있다.
도 9B는 스택 게이트 측벽에 절연막 스페이서를 형성하는 단계를 나타낸다.
도 9B를 참조하면, 스택 게이트(50a-50d) 측벽에 절연막 스페이서(920, 930)를 형성한다. 절연막 스페이서(920, 930) 물질로, 실리콘 산화막(920)과 실리콘 질화막(930)을 사용할 수 있다. 절연막 스페이서(920, 930)를 형성하는 단계에서 하드 마스크 용 절연막(500)이 제거되고, 컨트롤 게이트 전극(400)이 노출될 수 있다.
도 9C는 상기 절연막 스페이서 아래에 드레인 영역 및 실리사이드를 형성하는 단계이다.
도 9C를 참조하면, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법은 상기 에치 백 후, 상기 P웰 영역 내 이온 주입(ion implantation)을 통하여 소스 영역(150) 및 드레인 영역(160)을 형성하는 단계를 개시하는 것을 확인할 수 있다.
여기서, 소스 영역(150) 및 드레인 영역(160)은 n형 또는 p형으로 도핑된 기판의 영역일 수 있다. 기판이 n형 또는 p형으로 도핑된 경우, 소스 영역(150) 및 드레인 영역(160)은 기판의 도핑 타입과 반대 타입의 도펀트로 도핑된 영역일 수 있으나, 이에 한정되는 것은 아니다. 그리고 상기 기판 및 상기 제1 내지 제4 스택 게이트(50a-50d) 상에 실리사이드(940)를 형성하는 단계를 나타낸다.
도 10A는 상기 실리사이드(940) 상에 식각 정지층(950)을 형성하는 단계; 및 상기 식각 정지층 상에 층간 절연막(960)을 형성하는 단계를 나타낸다.
도 10B는 상기 식각 정지층(950)을 이용하여 상기 층간 절연막(960)을 식각하여 상기 드레인 영역(160) 및 상기 소스 영역(150)과 전기적으로 연결되는 컨택 플러그(970)를 형성하는 단계; 및 상기 컨택 플러그와 전기적으로 연결되는 금속 배선(980)을 형성하는 단계를 나타낸다.
한편, 본 명세서는 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법에 의하여 제조되는 비휘발성 메모리 셀을 포함하는 반도체 소자를 추가로 개시한다.
본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법에 의하여 제조되는 비휘발성 메모리 셀을 포함하는 반도체 소자(100)은 P웰 영역(110) 및 딥 N웰 영역(120)을 구비한 기판(101) 상에 일정하게 이격된 복수의 스택 게이트(50a, 50b, 50c, 50d)를 포함하고, 각각의 액세스 트랜지스터의 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성된다. 여기서, 상기 스택 게이트는 플로팅 게이트 도전막(200), 유전막(300)과 컨트롤 게이트 도전막(400)을 포함할 수 있다.
이때, 액세스 트랜지스터 형성시 마스크 없이 에치 백 공정을 수행하므로 왼쪽에 위치하는 액세스 트랜지스터와 오른쪽에 위치하는 액세스 트랜지스터의 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성된다.
즉, 본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법에 의하여 제조되는 비휘발성 메모리 셀을 포함하는 반도체 소자(100)는 각각의 액세스 트랜지스터의 셀렉트 게이트(700)이 동일한 길이로 대칭적으로 형성됨에 따라 전기적 물성(electrical performance)이 동일하므로, 액세스 트랜지스터의 축소(shrink)이 용이하다는 장점이 있다.
본 발명의 플래쉬 메모리 셀을 포함하는 반도체 소자 제조 방법에 따르면, 개선된 공정으로 각각의 액세스 트랜지스터의 게이트 폴리-실리콘이 대칭적으로 형성됨에 따라 액세스 트랜지스터의 축소가 용이한 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 게이트 스택 층 10x, 10y: 게이트 스택 패턴
30x, 30y: 스택 구조 50a, 50b, 50c, 50d: 스택 게이트
100: 비휘발성 메모리 셀을 포함하는 반도체 소자
101: 기판
110: P웰 영역 120: 딥 N웰 영역
130: STI 트렌치 140: 터널 산화물 층
150: 소스 영역 160: 드레인 영역
200: 플로팅 게이트 300: 유전막
400: 컨트롤 게이트 500: 하드 마스크용 절연막
600: 셀렉트 게이트 산화막 700: 셀렉트 게이트(액세스 게이트)
800: 포토 레지스터(PR) 850: 트렌치
910: LDD 영역 920: 실리콘 산화막(절연막 스페이서)
930: 실리콘 질화막(절연막 스페이서)
940: 실리사이드 950: 식각 정지층
960: 층간 절연막 970: 컨택 플러그
980: 금속 배선
30x, 30y: 스택 구조 50a, 50b, 50c, 50d: 스택 게이트
100: 비휘발성 메모리 셀을 포함하는 반도체 소자
101: 기판
110: P웰 영역 120: 딥 N웰 영역
130: STI 트렌치 140: 터널 산화물 층
150: 소스 영역 160: 드레인 영역
200: 플로팅 게이트 300: 유전막
400: 컨트롤 게이트 500: 하드 마스크용 절연막
600: 셀렉트 게이트 산화막 700: 셀렉트 게이트(액세스 게이트)
800: 포토 레지스터(PR) 850: 트렌치
910: LDD 영역 920: 실리콘 산화막(절연막 스페이서)
930: 실리콘 질화막(절연막 스페이서)
940: 실리사이드 950: 식각 정지층
960: 층간 절연막 970: 컨택 플러그
980: 금속 배선
Claims (16)
- 기판을 제공하는 단계;
상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계;
상기 게이트 스택 패턴 상에 셀렉트 게이트 도전막을 증착하여, 상기 기판 상에 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막과 상기 셀렉트 게이트 도전막이 스택되어 있는 스택 구조를 형성하는 단계;
상기 스택 구조를 식각하여 상기 스택 구조에 트렌치를 형성하고, 상기 트렌치에 의해 분리된 제1 셀렉트 게이트 패턴과 제2 셀렉트 게이트 패턴을 형성하는 단계; 및
에치 백 공정을 실시하여 제1 셀렉트 게이트 및 제2 셀렉트 게이트와 제1 스택 게이트 및 제2 스택 게이트를 동시에 형성하는 단계를 포함하는, 반도체 소자 제조방법.
- 제1항에 있어서,
상기 기판을 제공하는 단계는,
상기 기판에 딥 N웰 영역을 형성하는 단계;
상기 딥 N웰 영역 상에 P웰 영역을 형성하는 단계; 및
상기 P웰 영역 상에 제1 게이트 절연막을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
- 제1항에 있어서,
상기 트렌치는,
상기 셀렉트 게이트 도전막 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이용하여 상기 게이트 스택 패턴 상면에 형성된 상기 셀렉트 게이트 도전막의 일부를 식각하여 상기 게이트 스택 패턴을 노출시키는 단계; 및
상기 노출된 상기 게이트 스택 패턴을 식각하는 단계에 의해 형성되는, 반도체 소자 제조 방법.
- 제1항에 있어서,
상기 제1 및 제2 스택 게이트 측벽에 각각 제1 및 제2 절연막 스페이서를 형성하는 단계;
상기 제1 및 제2 절연막 스페이서 아래에 드레인 영역을 형성하는 단계;
상기 제1 및 제2 셀렉트 게이트 근처에 각각 소스 영역을 형성하는 단계; 및
상기 기판 및 상기 제1 및 제2 스택 게이트 상에 실리사이드를 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
- 제4항에 있어서,
상기 실리사이드 상에 식각 정지층을 형성하는 단계;
상기 식각 정지층 상에 층간 절연막을 형성하는 단계;
상기 식각 정지층을 이용하여 상기 층간 절연막을 식각하여 상기 드레인 영역 및 상기 소스 영역과 전기적으로 연결되는 컨택 플러그를 형성하는 단계; 및
상기 컨택 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
- 제1항에 있어서,
상기 게이트 스택 패턴은 상기 플로팅 게이트 도전막과 상기 컨트롤 게이트 도전막 사이에 유전막을 더 포함하는, 반도체 소자 제조 방법.
- 제6항에 있어서,
상기 트렌치는 상기 유전막을 노출하는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제1항에 있어서,
상기 트렌치는 상기 플로팅 게이트 도전막을 노출하는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제8항에 있어서,
상기 에치 백 공정을 통하여 상기 노출된 플로팅 게이트 도전막을 식각하여 상기 제1 및 제2 스프릿 게이트를 형성하는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제1항에 있어서,
상기 기판 표면을 기준으로, 상기 제1 및 제2 셀렉트 게이트 각각의 높이는 상기 컨트롤 게이트 도전막의 최대 높이보다 작고,
상기 제1 및 제2 셀렉트 게이트는 상기 제1 및 제2 스택 게이트의 일측에 각각 스페이서 형태로 형성되는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 기판을 제공하는 단계;
상기 기판 상에 플로팅 게이트 도전막과 컨트롤 게이트 도전막이 포함된 게이트 스택 패턴을 형성하는 단계;
상기 게이트 스택 패턴에 셀렉트 게이트 도전막을 증착하는 단계;
상기 셀렉트 게이트 도전막 및 상기 게이트 스택 패턴의 중앙 부분을 식각하여 제1 스택 패턴 및 제2 스택 패턴을 형성하는 단계; 및
상기 게이트 스택 패턴에 남아 있는 상기 셀렉트 게이트 도전막을 에치 백하여 제1 및 제2 셀렉트 게이트를 형성하고, 동시에 상기 제1 및 제2 셀렉트 게이트 사이에 제1 스택 게이트 및 제2 스택 게이트를 형성하는 단계를 포함하는, 반도체 소자 제조방법.
- 제11항에 있어서,
상기 제1 스택 패턴 및 제2 스택 패턴은 상기 플로팅 게이트 도전막 상에 형성하는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제11항에 있어서,
상기 게이트 스택 패턴을 형성하는 단계는,
상기 기판 상에 상기 플로팅 게이트 도전막을 형성하는 단계;
상기 플로팅 게이트 도전막 상에 유전막을 형성하는 단계;
상기 유전막 상에 상기 컨트롤 게이트 도전막을 형성하는 단계;
상기 컨트롤 게이트 도전막 상에 하드 마스크용 절연막을 증착하는 단계; 및
상기 하드 마스크용 절연막, 상기 컨트롤 게이트 도전막, 상기 유전막 및 상기 플로팅 게이트 도전막을 패터닝하여 상기 게이트 스택 패턴을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
- 제11항에 있어서,
상기 게이트 스택 패턴의 중앙 부분을 식각하여 제1 스택 패턴 및 제2 스택 패턴을 형성하는 단계는,
상기 게이트 스택 패턴의 중앙 부분을 노출시키기 위하여, 상기 게이트 스택 패턴 상부에 증착된 상기 셀렉트 게이트 도전막의 일부를 식각하고,
상기 게이트 스택 패턴의 양 측면 측면 및 상면에 상기 셀렉트 게이트 도전막의 일부가 남아 있는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제14항에 있어서,
상기 에치 백 공정을 하여, 상기 게이트 스택 패턴의 양 측면 및 상면에 일부 남아 있는 상기 셀렉트 게이트 도전막을 식각하여,
상기 제1 및 제2 스택 게이트 일측에 스페이서 형태의 상기 제1 및 제2 셀렉트 게이트를 형성하는 것을 특징으로 하는, 반도체 소자 제조 방법.
- 제11항에 있어서,
상기 제1 및 제2 게이트 스택 구조 사이에 드레인 영역을 형성하는 단계; 및
상기 제1 및 제2 셀렉트 게이트 근처에 각각 제1 및 제2 소스 영역을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
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