KR20180120547A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20180120547A
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Abstract

반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 기판 상에 배치되는 제1 유전체층과, 유전체층 상에 배치되는 플로팅 게이트와, 제어 게이트와, 상기 플로팅 게이트와 제어 게이트 사이에 배치되는 제2 유전체층과, 상기 플로팅 게이트, 제2 유전체층, 및 제어 게이트를 포함하는 스택형 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과, 상기 스택형 구조의 측면들 상에 각각 배치되는 소거 게이트와 선택 게이트를 포함한다. 소거 게이트의 상면과 상기 소거 게이트와 접촉하는 측벽 스페이서들 중 하나는 상기 소거 게이트의 상면과 측벽 스페이서들 중 하나와의 접촉점에서 각(θ1)을 형성하는데, 소거 게이트의 상면에서 측정될 때 90°<θ1<115°이다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시내용은 반도체 집적 회로에 관한 것이며, 보다 구체적으로는 비휘발성 메모리 셀을 포함하는 반도체 디바이스와 그 제조 공정에 관한 것이다.
반도체 산업이 디바이스 고밀도화, 고성능, 및 저비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 접촉 저항을 줄이고 리소그래피 작업 수의 증가를 억제하는데 어려움이 있다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 실측으로 도시되지 않을 수도 있으며 예시적인 용도로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 2는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 3은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 4는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 5는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 6은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 7은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 8은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 9a는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 9b 내지 도 9d는 본 개시내용의 일부 실시형태에 따른 예시적인 단면도를 보여준다.
도 10은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 11은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 12는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 13은 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 14는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 15는 본 개시내용의 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 16은 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 17은 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 18은 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 19는 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 20은 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 21은 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
도 22a와 도 22b는 본 개시내용의 다른 실시형태에 따른 순차적인 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 도시하는 단면도를 보여준다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 배치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 디바이스는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다.
본 실시형태에 있어서, 반도체 디바이스는 비휘발성 메모리(NVM, non-volatile memory) 셀과, 로직 회로 등의 주변 회로를 포함한다. NVM 셀은 일반적으로, 폴리실리콘층 등의 복수의 층이 적층되어 있는 스택형 구조(stacked structure)를 필요로 한다. 또한, NVM 셀의 원하는 층 또는 패턴을 형성하기 위해 에치백 작업(etch-back operation) 작업 또는 화학적 기계 연마(CMP, chemical mechanical polishing) 작업 등의 다양한 평탄화 작업이 수행된다.
도 1 내지 도 15는 일반적으로, 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 단면도를 보여준다. 도 1 내지 도 15에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태에서 대체 또는 삭제될 수 있는 것은 물론이다. 일부 요소들은 간소화를 위해 도시하지 않을 수도 있다. 작업의 순서는 변경 가능할 수도 있다.
도 1에 도시하는 바와 같이, NVM 셀의 터널 유전체층으로서 사용되는 제1 유전체층(20)이 기판 상에 형성되고, NVM 셀의 플로팅 게이트(floating gate)로서 사용되는 제1 폴리실리콘층(30)이 제1 유전체층(20) 위에 형성된다. 또한, 제2 유전체층(35), NVM 셀의 제어 게이트(control gate)로서 사용되는 제2 폴리실리콘층(40), 및 마스크층(캡 절연층)(42)이 제1 폴리실리콘층 위에 순차적으로 형성된다.
일부 실시형태에 있어서, 기판(10)은 예컨대 약 1×1015 cm-3 내지 약 1×1018 cm-3의 범위의 불순물 농도를 가진 p타입 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 예컨대 약 1×1015 cm-3 내지 약 1×1018 cm-3의 범위의 불순물 농도를 가진 n타입 실리콘 기판이다. 한편, 기판은 게르마늄 등의 다른 원소 반도체와, SiC 및 SiGe 등의 IV-IV족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판은 SOI(실리콘 온 절연체, silicon-on insulator) 기판의 실리콘층이다.
NVM 셀에서 터널 산화물층으로서 사용되는 제1 유전체층(20)은 실리콘 산화물로 구성된다. 제1 유전체층(20)의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 50 nm의 범위 내에 있다. 제1 유전체층(20)은 열 산화 또는 화학적 기상 증착(CVD)에 의해 형성될 수 있다.
제1 폴리실리콘층(30)은 CVD에 의해 형성될 수 있다. 퇴적되는 제1 폴리실리콘층(30)의 두께는 일부 실시형태에 있어서 약 20 nm 내지 약 200 nm의 범위 내에 있다. 일부 실시형태에 있어서, 제1 폴리실리콘층(30)의 두께는 CMP 또는 에치백법 등의 평탄화 작업에 의해 줄어든다. 평탄화 작업 후에, 제1 폴리실리콘층(30)의 두께는 일부 실시형태에 있어서 약 10 nm 내지 약 50 nm의 범위 내에 있다. 제1 폴리실리콘층(30)은 불순물로 적절하게 도핑된다. 제1 폴리실리콘층(30)은 비정질 실리콘층으로 대체될 수도 있다.
제2 유전체층(35)은 실리콘 산화물층, 실리콘 질화물층 또는 다층의 실리콘 산화물과 실리콘 질화물을 포함한다. 일 실시형태에서는, 실리콘 산화물-실리콘 질화물-실리콘 산화물(ONO)이 제2 유전체층(35)으로서 이용된다. 제2 유전체층의 두께는 일부 실시형태에 있어서 약 1 nm 내지 약 100 nm의 범위 내에 있다. 제2 유전체층(35)은 CVD, 물리적 기상 증착(PVD, physical vapor deposition) 또는 원자층 퇴적(ALD, atomic layer deposition)에 의해 형성될 수 있다.
일부 실시형태에 있어서, 제2 폴리실리콘층(40)은 CVD에 의해 형성될 수 있고, 제2 폴리실리콘층(40)의 두께는 약 10 nm 내지 약 100 nm의 범위 내에 있다.
하드 마스크층(42)은 CVD에 의해 형성된 실리콘 산화물로 구성될 수 있으며, 그 두께는 약 10 nm 내지 약 200 nm의 범위 내에 있을 수 있다. 일부 실시형태에 있어서, 하드 마스크층(42)은 3개 층, 예컨대, 실리콘 질화물로 구성된 하위층(42-1), 실리콘 산화물로 구성된 중간층(42-2), 그리고 실리콘 질화물로 구성된 상위층(42-2)을 포함한다(도 7과 도 9b 참조). 다른 실시형태에서는, 하위층(42-1)이 실리콘 산화물로 구성되고, 중간층(42-2)은 실리콘 질화물로 구성되며, 상위층(42-3)은 실리콘 산화물로 구성된다. 소정의 실시형태에서는 중간층이 하위층 및 상위층과는 상이한 재료로 구성된다. 일부 실시형태에 있어서, 하위층(42-1)의 두께는 약 2 nm 내지 약 10 nm의 범위 내에 있고, 중간층(42-2)의 두께는 약 5 nm 내지 약 100 nm의 범위 내에 있으며, 상위층(42-3)의 두께는 약 2 nm 내지 약 50 nm의 범위 내에 있다.
다음으로, 리소그래피 및 에칭을 포함하는 패터닝 작업을 이용하여, 하드 마스크층(42)이 패터닝되고, 패터닝된 하드 마스크층을 에칭 마스크로서 이용하여, 제2 폴리실리콘층(40)과 제2 유전체층(35)이 도 2에 도시하는 바와 같이 패터닝된다.
제2 폴리실리콘층(40)과 제2 유전체층(35)의 패터닝 작업 후에, 도 3에 도시하는 바와 같이, 패터닝된 제2 폴리실리콘층(40) 및 제2 유전체층(35)의 대향 측면들 상에 제1 측벽 스페이서(45)가 형성된다.
제1 측벽 스페이서(45)는 적절한 유전체 재료로 이루어진 하나 이상의 층으로 구성된다. 유전체층으로 이루어진 하나 이상의 블랭킷층이 예컨대 CVD에 의해, 전체 기판 위에 형성된 다음, 비등방성 에칭이 수행됨으로써, 제1 측벽 스페이서(45)를 형성한다. 제1 측벽 스페이서(45)의 두께는 일부 실시형태에 있어서 약 20 nm 내지 약 60 nm의 범위 내에 있다.
일부 실시형태에 있어서, 제1 측벽 스페이서(45)는 도 7과 도 9b에 도시하는 바와 같이, 2개의 실리콘 산화물층(45-1, 45-3) 사이에 실리콘 질화물층(45-2)이 끼어 있는 ONO막을 포함한다. 실리콘 산화물층(45-1), 실리콘 질화물층(45-2) 및 실리콘 산화물층(45-3)의 두께는 일부 실시형태에 있어서 각각 약 1-20 nm, 약 1-30 nm, 약 1-20 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 제1 측벽 스페이서(45)는 단일층의 실리콘 질화물 또는 실리콘 산질화물이다.
제1 측벽 스페이서(45)가 형성된 후에, 제1 폴리실릴콘층(30)은 도 4에 도시하는 바와 같이, 건식 에칭 작업을 이용하여 패터닝된다.
또한, 도 5에 도시하는 바와 같이 제2 측벽 스페이서(48)가 형성되고, 도 6에 도시하는 바와 같이 소거 게이트(erase-gate) 산화물(49)이 형성된다. 제2 측벽 스페이서(48)는 유전체 재료로 이루어진 하나 이상의 층으로 구성된다. 일 실시형태에 있어서, 제2 측벽 스페이서(48)는 CVD에 의해 형성된 실리콘 산화물로 구성된다. 소거 게이트 산화물(49)은 실리콘 산화물로 구성된다. 일부 실시형태에 있어서, 실리콘 산화물층이 형성된 다음에, 소거 게이트 영역으로부터 실리콘 산화물층을 제거하도록 실리콘 산화물층이 패터닝되고, 그런 다음 습식 산화가 행해짐으로써, 소거 게이트 산화물(49)을 형성한다. 소정의 실시형태에서는, 선택 게이트(워드 라인)용 게이트 유전체층도 형성된다. 일부 실시형태에서는, 제1 유전체층(20)이 게이트 유전체층으로서 잔류하고, 소정의 실시형태에서는, 선택 게이트용 게이트 유전체층으로서 사용되는 제1 유전체층(20)이 얇아진다.
전술한 작업에 의해, 도 6에 도시하는 바와 같이, 스택형 구조(MC1, MC2, MC3 및 MC4)가 형성된다. 스택형 구조(MC1 및 MC2)는 메모리 셀의 쌍이 되고, 스택형 구조(MC3 및 MC4)는 메모리 셀의 다른 쌍이 된다. 스택형 구조(MC1 및 MC2) 사이의 거리는 스택형 구조(MC3 및 MC4) 사이의 거리와 동일하고, 스택형 구조(MC2 및 MC3) 사이의 거리보다 작다.
이어서, 도 7에 도시하는 바와 같이, 도 6의 구조 위에 제3 폴리실리콘층(50)이 형성되고, 제3 폴리실리콘층(50) 위에 평탄화층(52)이 형성된다. 스택형 구조(MC2 및 MC3) 사이의 편평부에서 측정된 제3 폴리실리콘층(50)의 두께(T11)는 일부 실시형태에 있어서 약 40 nm 내지 약 200 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 하드 마스크층(42)의 최상부(top)에서 측정된 제3 폴리실리콘층(50)의 두께(T12)는 약 40 nm 내지 약 100 nm의 범위 내에 있다. 제3 폴리실리콘층(50)이 형성된 후에는, 일부 실시형태에 있어서 스택형 구조의 높이가 약 200 nm 내지 약 400 nm이다.
제3 폴리실리콘층(50)은 도 7에 도시하는 바와 같이, CVD에 의해 등각으로 형성되고, 스택형 구조(MC2 및 MC3) 사이에는 대형 갭(편평부)이 형성된다. 한편, 대형 갭을 충전하기 위해 평탄화층(52)이 형성될 수 있다.
일부 실시형태에 있어서, 평탄화층(52)은 점도가 낮은 유기 재료로 구성된다. 소정의 실시형태에 있어서, 평탄화층(52)은 리소그래피 작업에서 포토 레지스트의 하부층으로서 사용되는 포토 레지스트 또는 하부 반사방지코팅(BARC)으로 이루어진 하나 이상의 층으로 구성된다. BARC는 일반적으로 248 nm 및/또는 193 nm 광에 대해 약 0.2 내지 약 0.6의 감쇠 계수(k-인자)를 갖는다.
편평부에서 측정된 평탄화층(52)의 두께(T21)는 일부 실시형태에 있어서 약 100 nm 내지 약 300 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 하드 마스크층(42) 위에서 측정된 평탄화층(52)의 두께(T22)는 약 20 nm 내지 약 50 nm의 범위 내에 있고, 2개의 스택형 구조의 중간 지점에서(형성되는 제어 게이트의 중심 위에서) 측정된 평탄화층(52)의 두께(T23)는 약 40 nm 내지 약 100 nm의 범위 내에 있다.
그런 다음, 도 8에 도시하는 바와 같이, 플라즈마 건식 에칭을 이용하여, 제3 폴리실리콘층(50)의 상위부를 제거하기 위해, 제1 에치백 작업이 수행된다.
폴리실리콘의 에칭율(ER1)이 평탄화층(52)의 에칭율(ER2)에 가깝다는 조건 하에서 에치백 작업이 수행된다. 일부 실시형태에서는 0.5 < ER1/ER2 < 2.0이고, 다른 실시형태에서는 1/1.5 < ER1/ER2 < 1.5이다. 예를 들어, 에치백 작업에는 약 0.2 내지 약 5 mTorr의 압력에서 HBr 및 CF4를 사용하는 플라즈마 공정이 채택된다.
제1 에치백 작업 후에는, 도 9a와 도 9b에 도시하는 바와 같이, 제3 폴리실리콘층(50)의 두께를 더 줄이기 위해 제2 에치백 작업이 수행된다. 제2 에치백 작업에 의해, 소거 게이트(50E)와 선택 게이트(워드 라인)(50S)가 형성된다.
제1 및 제2 에치백 작업의 조건에 기초하여, 소거 게이트 및 선택 게이트의 표면 프로파일이 결정된다. 구체적으로, 제1 및 제2 에치백 작업의 조건이 소거 게이트 및 선택 게이트의 표면 프로파일을 실질적으로 결정한다.
도 9a에 도시하는 바와 같이, 소거 게이트(50E)는 스택형 구조 쌍(MC1, MC2) 사이에 배치되고, 선택 게이트(50S)는 소거 게이트(50E)가 형성되지 않은, 스택형 구조 쌍의 대향 측면들 상에 배치된다. 도 9a에 도시하는 바와 같이, 제조 공정의 이 스테이지에서, 한 쌍의 스택형 구조(MC1, MC2)의 선택 게이트(50S)가 그 스택형 구조 쌍의 인접한 것(MC3)의 선택 게이트(50S)에 접속되는 것(분리되지 않는 것)을 알아야 한다.
일부 실시형태에 있어서, 도 9b에 도시하는 바와 같이, 소거 게이트(50E)의 상면(폴리실리콘층(50))과, 소거 게이트(50E)와 접촉하는 제2 측벽 스페이서(48) 중 하나(예컨대, 구조(MC1)의 우측면)는 소거 게이트(50E)의 상면과 측벽 스페이서(48) 중 하나와의 접촉점에서 각(θ11)을 형성하는데, 소거 게이트의 상면에서 측정될 때 90°<θ11<120°이다. 다른 실시형태에서는, 90°<θ11<115°이다.
또한, 플로팅 게이트(폴리실리콘층(30))의 상면 높이부터 접촉점까지 측정한 소거 게이트(50E)의 두께(D1)는 제어 게이트(40)를 덮는 측벽 스페이서(48)를 덮기에 충분히 크다. 일부 실시형태에 있어서, 두께(D1)는 제2 유전체층(35) 및 제어 게이트(제2 폴리실리콘층(40))의 두께의 합보다 크다.
마찬가지로, 도 9b에 도시하는 바와 같이, 선택 게이트(50S)의 상면(폴리실리콘층(50))과, 선택 게이트(50S)와 접촉하는 제2 측벽 스페이서(48) 중 하나(예컨대, 구조(MC2)의 우측면)는 선택 게이트(50S)의 상면과 측벽 스페이서(48) 중 하나와의 접촉점에서 각(θ21)을 형성하는데, 선택 게이트의 상면에서 측정될 때 90°<θ21<130°이다. 다른 실시형태에서는, 90°<θ21<125°이다. 일부 실시형태에서는, θ21 >θ11이다.
폴리실리콘의 에칭율(ER1)이 평탄화층의 에칭율(ER2)보다 크다면, 예컨대, 제1 에치백 작업에서 5.0 < ER1/ER2이면, 각(θ11)이 90° 미만으로 되어, 소거 게이트의 표면에서 역V자형 또는 볼록 형상을 형성하고, D1은 제2 유전체층(35) 및 제어 게이트(제2 폴리실리콘층(40))의 두께의 합 미만으로 되어, 내구성을 저하시키고 소거 작업을 느리게 할 것이다. 일부 실시형태에 있어서, D1은 약 45 nm 내지 약 80 nm의 범위 내에 있다.
반면, 본 개시내용의 일부 실시형태에 있어서, 내구성은 초기 상태와 응력후 상태(post-stress state) 사이의 전압 변화(voltage shift)에 있어서 약 40%만큼 향상될 수 있으며, 셀 소거 시간은 약 20%만큼 개선될 수 있다.
도 9c와 도 9d는 다른 실시형태에 따른 단면도를 보여준다. 도 9c 및 도 9d에서, 제어 게이트(40) 및 하드 마스크층(42)을 포함하는 스택형 구조는 X 방향을 따라 사다리꼴 단면을 가지므로, 소거 게이트(50E)와 접촉하는 측벽 스페이서(48) 중 하나는 기판(10)의 주 표면에 수직인 법선(NL)을 기준으로 선택 게이트(50S) 쪽으로 기울어져, 도 9c에 도시하는 바와 같이, 측벽 스페이서(48) 중 하나와 법선(NL) 사이에 각(θ12)을 이룬다. 일부 실시형태에서는 법선(NL)에서 측정될 때에 0°<θ12<15°이고, 다른 실시형태에서는 법선(NL)에서 측정될 때에 0°<θ12<10°이다. 도 9c에 도시하는 바와 같이, 90°<θ11<115°이면, 소거 게이트(50E)의 상면은 기판(10)의 주표면에 대해 실질적으로 편평하다(변화량은 3 nm 미만이다).
또한, 도 9d에 있어서, 소거 게이트(50E)의 상면과 기판(10)의 표면에 평행한 수평면(HP)은 소거 게이트(50E)의 상면과 측벽 스페이서(48) 중 하나와의 접촉점에서 각(θ13)을 이루는데, 일부 실시형태에서는 수평면에서 측정될 때에 -20°<θ13<15°인데, θ13가 0° 미만이라는 것은, 측벽 스페이서(48) 중 하나로부터의 거리가 증가함에 따라 소거 게이트(50E)의 제3 폴리실리콘층의 두께가 감소하여, X 방향으로 V자형(U자형 및/또는 오목 형상)의 단면을 형성하는 것을 의미한다. 다른 실시형태에서는, -15°<θ13<10°이다.
도 9b와 유사하게, 도 9c 및 도 9d의 구조에서도, 내구성이 향상될 수 있고, 셀 소거 시간이 개선될 수 있다.
제3 폴리실리콘층(50)을 에칭하여 선택 게이트(50S)와 소거 게이트(50E)가 형성된 후에, 도 10에 도시하는 바와 같이, 도 9a의 구조 위에 제1 커버층(54)이 형성되고, 제1 커버층(54) 위에 제2 커버층(56)이 형성된다. 일부 실시형태에 있어서, 제1 커버층(54)은 실리콘 산화물 등의 실리콘 산화물계 유전체 재료로 구성되고, 제2 커버층(56)은 SiN 또는 SiON 등의 실리콘 질화물계 유전체 재료로 구성된다.
또한, 도 11에 도시하는 바와 같이, 개구부(62)를 구비한 레지스트 패턴(60)이 도 10의 구조 위에 형성된다. 일부 실시형태에서는, BARC(58)이 레지스트 패턴(60) 아래에 사용된다.
레지스트 패턴(60)을 에칭 마스크로서 이용하여, 제1 및 제2 커버층이 패터닝된 다음, 도 12에 도시하는 바와 같이 개구부(64)에 의해 선택 게이트를 분리하기 위해 제3 폴리실리콘(50)이 패터닝된다. 제3 폴리실리콘층(50)의 에칭 중에 및/또는 이후에, 제2 커버층(56)은 제거된다.
이어서, 도 13에 도시하는 바와 같이, 개구부(64)의 측벽 상에 그리고 다른 위치에 스페이서층(66)이 형성된다. 스페이서층(66)은 SiN, SiON 또는 SiOCN 등의 실리콘 질화물계 유전체 재료로 구성되며, 유전체 재료의 블랭킷층을 퇴적한 다음에 비등방성 에칭을 수행함으로써 형성된다.
또한, 도 14에 도시하는 바와 같이, 실리사이드층(68)이 개구부(64)의 바닥부 내에 그리고 소거 게이트(50E) 및 선택 게이트(50S) 상에 형성되고, 컨택 에칭 정지층(CESL)(70)이 형성된 다음, 층간 유전체(ILD)층(72)이 형성된다. 실리사이드층(68)은 WSi, NiSi, CoSi 및 TiSi 중 하나 이상으로, 또는 다른 적절한 실리사이드 재료로 구성된다. 기판(10)이 Ge를 포함하면, 저마나이드(germanide) 또는 실리사이드-저마나이드가 형성된다. CESL층(70)은 일부 실시형태에 있어서 CVD에 의해 형성되는, SiN, SiON 또는 SiOCN 등의 실리콘 질화물계 유전체 재료로 구성된다. ILD층(72)은 SiO2, SiN, SiOC, SiCN, SiOCN 또는 SiON, 또는 기타 적절한 유전체 재료로 이루어진 하나 이상의 층을 포함하며, CVD에 의해 형성될 수 있다. 일부 실시형태에 있어서, ILD층(72)의 두께는 약 50 nm 내지 약 1000 nm의 범위 내에 있다.
그런 다음, 도 15에 도시하는 바와 같이, 포토리소그래피, 에칭 및 금속 퇴적 작업에 의해 컨택(74)이 형성된다. 일부 실시형태에 있어서, 컨택(74)을 형성하는 데에도 CMP가 사용된다. 컨택(74)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 중 하나 이상을 포함하는 전도성 재료, 및 기타 적절한 전도성 재료로 구성된다.
도 15에 도시하는 구조에 대해, 상호접속 비아, 상호접속 금속층, 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가 CMOS 공정이 행해질 수 있는 것은 물론이다.
도 16 내지 도 22b는 일반적으로, 본 개시내용의 일 실시형태에 따른 비휘발성 메모리 셀을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 공정을 도시하는 단면도를 보여준다. 도 16 내지 도 22b에 나타내는 공정의 이전, 동안, 이후에 추가 작업들이 제공될 수 있으며, 후술하는 작업들의 일부는 방법의 추가 실시형태에서 대체 또는 삭제될 수 있는 것은 물론이다. 일부 요소들은 간소화를 위해 도시하지 않을 수도 있다. 작업의 순서는 변경 가능할 수도 있다. 도 1 내지 도 15에 대해 설명한 바와 동일하거나 유사한 재료, 구성, 구조, 공정 및/또는 작업이 이하의 실시형태에서 채택될 수도 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
이하의 실시형태에 있어서, 반도체 디바이스는 비휘발성 메모리(NVM) 셀과, 로직 회로 등의 주변 회로(LG)를 포함한다. 일부 실시형태에 있어서, NVM 셀과 주변 로직 회로를 제조하기 전에, NVM 셀 영역 내의 기판은 NVM 셀 영역과 주변 로직 회로 영역 사이에 "단차(step)"를 만들기 위해 에칭된다. 단차 높이는, 다른 방식에 있어서 단차를 형성하지 않을 경우에 ILD층이 형성될 때의 높이차에 해당한다.
도 16에 도시하는 바와 같이, 제3 폴리실리콘층(50)은 NVM 셀 영역 및 주변 로직 회로 영역에 형성된다. 주변 로직 회로 영역에서의 폴리실리콘층(50)은, 게이트 대체 기술이 이용되는 경우라면, 게이트 전극 또는 더미 게이트 전극으로서 사용될 수 있다. 주변 로직 회로 영역에서는, 제3 폴리실리콘층(50)을 형성하기 전에 기판(10) 상에 게이트 유전체층(22)이 형성된다. 또한, 폴리실리콘층(50)이 형성된 후에, NVM 셀 영역 및 주변 로직 회로 영역 양쪽에 유전체 커버층(80)이 형성된다. 유전체 커버층(80)은 TEOS(tetraethyl orthosilicate)로 형성된 실리콘 산화물 등의 실리콘 산화물계 재료, 또는 다른 적절한 유전체 재료로 구성된다.
유전체 커버층(80)이 형성된 후에는, 도 17에 도시하는 바와 같이, 주변 로직 회로 영역(LG)은 포토 레지스트(82)로 덮이고, NVM 셀 영역 내의 유전체 커버층(80)은 제거된다. 그리고, 도 18에 도시하는 바와 같이, 포토 레지스트(82)는 제거된다.
이어서, 도 19에 도시하는 바와 같이, 제4 폴리실리콘층(84)이 NVM 셀 영역 및 주변 로직 회로 영역에 형성된다.
그런 다음, 제4 폴리실리콘층(84) 및 제3 폴리실리콘층(50)의 상위부를 제거하기 위해 CMP 등의 평탄화 작업이 수행되어, 도 20에 도시하는 바와 같이, 하드 마스크층(42)이 노출된다. 일부 실시형태에 있어서, 연마율(polishing rate)의 차이로, 하드 마스크층(42)은 폴리실리콘층으로부터 조금 돌출한다.
또한, 도 21에 도시하는 바와 같이, 도 9a의 작업과 유사하게 제3 폴리실리콘층의 두께를 더욱 줄이기 위해 에치백 작업이 수행된다.
CMP 작업 및/또는 에치백 작업에 의해, 주변 로직 회로 영역 내의 제4 폴리실리콘층(84)은 거의 완전히 제거된다.
그런 다음, 도 22a에 도시하는 바와 같이, 주변 로직 회로 영역 내의 유전체 커버층(80)이 제거됨으로써, 제3 폴리실리콘층이 노출되어 제3 폴리실리콘층(50)에 대해 후속 작업이 수행될 수 있다.
도 22b에 도시하는 바와 같이, 도 9b 내지 도 9d와 유사하게, 소거 게이트(50E)의 상면(폴리실리콘층(50))과, 소거 게이트(50E)와 접촉하는 제2 측벽 스페이서(48) 중 하나(예컨대, 구조(MC1)의 우측면)는 소거 게이트(50E)의 상면과 측벽 스페이서(48) 중 하나와의 접촉점에서 각(θ31)을 형성하는데, 소거 게이트의 상면에서 측정될 때 90°<θ31<120°이다. 다른 실시형태에서는, 90°<θ31<115°이다.
또한, 플로팅 게이트(폴리실리콘층(30))의 상면 높이부터 접촉점까지 측정한 소거 게이트(50E)의 두께(D1)는 제어 게이트(40)를 덮는 측벽 스페이서(48)를 덮기에 충분히 크다. 일부 실시형태에 있어서, 두께(D11)는 제2 유전체층(35) 및 제어 게이트(제2 폴리실리콘층(40))의 두께의 합보다 크다. 일부 실시형태에 있어서, D1은 약 45 nm 내지 약 80 nm의 범위 내에 있다.
마찬가지로, 선택 게이트(50S)의 상면(폴리실리콘층(50))과, 선택 게이트(50S)와 접촉하는 제2 측벽 스페이서(48) 중 하나(예컨대, 구조(MC2)의 우측면)는 선택 게이트(50S)의 상면과 그 측벽 스페이서(48) 중 하나와의 접촉점에서 각(θ41)을 형성하는데, 선택 게이트의 상면에서 측정될 때 90°<θ41<130°이다. 다른 실시형태에서는, 90°<θ41<125°이다.
일부 실시형태에 있어서, 90°<θ31<115°이면, 소거 게이트(50E)의 상면은 기판(10)의 주표면에 대해 실질적으로 편평하다(변화량은 3 nm 미만이다). 다른 실시형태에 있어서, 소거 게이트(50E)의 상면은 X 방향으로 V자형, U자형 및/또는 오목 형상의 단면을 갖는다.
도 22a에 도시하는 구조에 대해, 도 10 내지 도 15에서 전술한 바와 같은 제조 작업이 추가로 행해지고, 상호접속 비아, 상호접속 금속층, 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가 CMOS 공정이 행해질 수 있는 것은 물론이다.
또한, 도 16 내지 도 22a에서 전술한 주변 로직 회로 영역에 대한 제조 작업이 도 1 내지 도 15에서 전술한 제조 작업에 적용될 수도 있다.
본 명세서에서 반드시 모든 효과를 반드시 논의한 것은 아니고, 특정 효과가 모든 실시형태 또는 실시예에 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일부 실시형태에 따르면, 소거 게이트의 표면 프로파일을 제어함으로써, 내구성은 초기 상태와 응력후 상태(post-stress state) 사이의 전압 변화에 있어서 약 40%만큼 향상될 수 있으며, 셀 소거 시간은 약 20%만큼 개선될 수 있다.
본 개시내용의 일 양태에 따르면, 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 스택형 구조가 기판 위에 형성된다. 스택형 구조는 제1 폴리실리콘층과 제2 폴리실리콘층을 포함한다. 측벽 스페이서들이 스택형 구조의 대향 측면들 상에 형성된다. 제3 폴리실리콘층이 스택형 구조 위에 형성됨으로써 스택형 구조를 덮는다. 제3 폴리실리콘층의 상위부가 제거됨에 따라, 선택 게이트와 소거 게이트를 형성한다. 소거 게이트의 상면과, 소거 게이트와 접촉하는 측벽 스페이서들 중 하나가, 소거 게이트의 상면과 측벽 스페이서들 중 하나와의 접촉점에서 각(θ1)을 형성하는데, 소거 게이트의 상면에서 측정될 때 90°<θ1<115°이다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와, 스택형 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과, 스택형 구조의 측면들 상에 각각 배치되는 소거 게이트와 선택 게이트를 포함한다. 소거 게이트의 상면과, 소거 게이트와 접촉하는 측벽 스페이서들 중 하나가, 소거 게이트의 상면과 측벽 스페이서들 중 하나와의 접촉점에서 각(θ1)을 형성하는데, 소거 게이트의 상면에서 측정될 때 90°<θ1<115°이다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와, 스택형 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과, 스택형 구조의 측면들 상에 각각 배치되는 소거 게이트와 선택 게이트를 포함한다. 소거 게이트의 상면과 기판의 표면에 평행한 수평면은 소거 게이트의 상면과 측벽 스페이서들 중 하나와의 접촉점에서 각(θ)을 이루는데, 수평면에서 측정될 때 -15°<θ<10°이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면, 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 이해해야 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에, 적어도 제1 폴리실리콘층과 제2 폴리실리콘층을 포함하는 스택형 구조(stacked structure)를 형성하는 단계와,
상기 스택형 구조의 대향 측면들 상에 측벽 스페이서들을 형성하는 단계와,
상기 스택형 구조 위에 제3 폴리실리콘층을 형성함으로써, 상기 스택형 구조를 덮는 단계와,
상기 제3 폴리실리콘층의 상위부를 제거함으로써, 선택 게이트와 소거 게이트를 형성하는 단계를 포함하고,
상기 소거 게이트의 상면과 상기 소거 게이트와 접촉하는 상기 측벽 스페이서들 중 하나는, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나와의 접촉점에서 각(θ1)을 형성하는데, 상기 소거 게이트의 상면에서 측정될 때 90°<θ1<115°인 것인 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 측벽 스페이서들 중 하나는, 상기 기판의 표면에 대한 법선을 기준으로 선택 게이트 측으로 기울어져, 상기 측벽 스페이서들 중 상기 하나와 상기 법선 사이에 각(θ2)을 이루는 것인 반도체 디바이스 제조 방법.
3. 제2항에 있어서, 상기 법선에서 측정될 때에 0°<θ2<10°인 것인 반도체 디바이스 제조 방법.
4. 제2항에 있어서, 상기 소거 게이트의 상면과 상기 기판의 표면에 평행한 수평면은, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나와의 접촉점에서 각(θ3)을 이루는데, 상기 수평면에서 측정될 때 -15°<θ3< 10°인 것인 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 스택형 구조를 형성하는 단계는,
기판 위에 제1 유전체층을 형성하는 단계와,
상기 제1 유전체층 위에 상기 제1 폴리실리콘층을 위한 제1 폴리실리콘막을 형성하는 단계와,
상기 제1 폴리실리콘막 위에 제2 유전체막을 형성하는 단계와,
상기 제2 유전체막 위에 상기 제2 폴리실리콘층을 위한 제2 폴리실리콘막을 형성하는 단계와,
상기 제2 폴리실리콘막과 상기 제2 유전체막을 패터닝함으로써, 상기 제2 폴리실리콘층과 제2 유전체층을 형성하는 단계와,
상기 제2 폴리실리콘층과 상기 제2 유전체층이 형성된 후에, 상기 제1 폴리실리콘막을 패터닝함으로써, 상기 제1 폴리실리콘층을 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
6. 제5항에 있어서, 상기 스택형 구조를 형성하는 단계는, 상기 제2 폴리실리콘막과 상기 제2 유전체막이 패터닝된 후에 그리고 상기 제1 폴리실리콘막이 패터닝되기 전에, 상기 제2 유전체층 및 상기 제2 폴리실리콘층의 대향 측면들 상에 제1 측벽 스페이서들을 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
7. 제6항에 있어서, 상기 스택형 구조를 형성하는 단계는, 상기 제1 폴리실리콘막이 패터닝된 후에, 상기 측벽 스페이서들로서 제2 측벽 스페이서들을 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
8. 제6항에 있어서, 상기 제1 측벽 스페이서들은 적어도 하나의 실리콘 질화물층과 적어도 하나의 실리콘 산화물층을 포함한 3층 구조를 구비하는 것인 반도체 디바이스 제조 방법.
9. 제1항에 있어서,
상기 스택형 구조는 캡 절연층을 더 포함하고,
상기 제3 폴리실리콘층의 상위부를 제거하는 것은,
상기 제3 폴리실리콘층 위에 평탄화층을 형성하는 단계와,
제1 플라즈마 공정을 이용하는 제1 에치백 작업을 수행하여 상기 평탄화층과 상기 제3 폴리실리콘층을 부분적으로 제거함으로써, 상기 캡 절연층을 노출시키는 단계와,
제2 플라즈마 공정을 이용하는 제2 에치백 작업을 수행하여 상기 제3 폴리실리콘층의 두께를 더욱 줄임으로써, 상기 선택 게이트와 상기 소거 게이트를 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
10. 제9항에 있어서, 상기 평탄화층은 유기 재료로 구성되는 것인 반도체 디바이스 제조 방법.
11. 제10항에 있어서, 상기 유기 재료는 248 nm 또는 193 nm 광에 대해 0.2 내지 0.6의 감쇠 계수를 갖는 것인 반도체 디바이스 제조 방법.
12. 제1항에 있어서,
상기 스택형 구조는 캡 절연층을 더 포함하고,
상기 제3 폴리실리콘층의 상위부를 제거하는 것은,
상기 제3 폴리실리콘층 위에 제4 폴리실리콘층을 형성하는 단계와,
제1 평탄화 작업을 수행하여 상기 제3 및 제4 폴리실리콘층을 부분적으로 제거함으로써, 상기 캡 절연층을 노출시키는 단계와,
제2 평탄화 작업을 수행하여 상기 제3 및 제4 폴리실리콘층의 두께를 더욱 줄임으로써, 상기 선택 게이트와 상기 소거 게이트를 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제1 평탄화 작업은 화학적 기계 연마 작업을 포함하는 것인 반도체 디바이스 제조 방법.
14. 제12항에 있어서, 상기 제2 평탄화 작업은 플라즈마 공정을 이용한 에치백 작업을 포함하는 것인 반도체 디바이스 제조 방법.
15. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서, 상기 비휘발성 메모리는,
플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와,
상기 스택형 게이트 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과,
상기 스택형 게이트 구조의 상기 대향 측면들 상에 각각 배치되는 소거 게이트 및 선택 게이트를 포함하고,
상기 소거 게이트는 상기 측벽 스페이서들 중 하나와 접촉하며, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나는, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나와의 접촉점에서 각(θ1)을 형성하는데, 상기 소거 게이트의 상면에서 측정될 때 90°<θ1<115°인 것인 반도체 디바이스.
16. 제15항에 있어서, 상기 측벽 스페이서들 중 하나는 상기 기판의 표면에 대한 법선을 기준으로 선택 게이트 측으로 기울어져, 상기 측벽 스페이서들 중 상기 하나와 상기 법선 사이에 각(θ2)을 이루는 것인 반도체 디바이스.
17. 제16항에 있어서, 상기 법선에서 측정될 때에 0°<θ2<10°인 것인 반도체 디바이스.
18. 제16항에 있어서, 상기 소거 게이트의 상면과 상기 기판의 표면에 평행한 수평면은, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나와의 접촉점에서 각(θ3)을 이루는데, 상기 수평면에서 측정될 때 -15°<θ3<10°인 것인 반도체 디바이스.
19. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서, 상기 비휘발성 메모리는,
플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와,
상기 스택형 게이트 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과,
상기 스택형 게이트 구조의 상기 대향 측면들 상에 각각 배치되는 소거 게이트 및 선택 게이트를 포함하고,
상기 소거 게이트의 상면과 상기 기판의 표면에 평행한 수평면은, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 하나와의 접촉점에서 각(θ)을 이루는데, 상기 수평면에서 측정될 때 -15°<θ<10°인 것인 반도체 디바이스.
20. 제19항에 있어서, 상기 소거 게이트의 상면은 상기 기판을 기준으로 상기 제어 게이트의 상면보다 높게 위치하는 것인 반도체 디바이스.

Claims (10)

  1. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에, 적어도 제1 폴리실리콘층과 제2 폴리실리콘층을 포함하는 스택형 구조(stacked structure)를 형성하는 단계와,
    상기 스택형 구조의 대향 측면들 상에 측벽 스페이서들을 형성하는 단계와,
    상기 스택형 구조 위에 제3 폴리실리콘층을 형성함으로써, 상기 스택형 구조를 덮는 단계와,
    상기 제3 폴리실리콘층의 상위부를 제거함으로써, 선택 게이트와 소거 게이트를 형성하는 단계
    를 포함하고,
    상기 소거 게이트의 상면과 상기 소거 게이트와 접촉하는 상기 측벽 스페이서들 중 하나는, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 상기 하나와의 접촉점에서 각(θ1)을 형성하는데, 상기 소거 게이트의 상면에서 측정될 때 90°<θ1<115°인 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 측벽 스페이서들 중 하나는 상기 기판의 표면에 대한 법선을 기준으로 선택 게이트 측으로 기울어져, 상기 측벽 스페이서들 중 상기 하나와 상기 법선 사이에 각(θ2)을 이루는 것인 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 법선에서 측정될 때에 0°<θ2<10°인 것인 반도체 디바이스 제조 방법.
  4. 제2항에 있어서, 상기 소거 게이트의 상면과 상기 기판의 표면에 평행한 수평면은, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 상기 하나와의 접촉점에서 각(θ3)을 이루는데, 상기 수평면에서 측정될 때 -15°<θ3< 10°인 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 스택형 구조를 형성하는 단계는,
    기판 위에 제1 유전체층을 형성하는 단계와,
    상기 제1 유전체층 위에 상기 제1 폴리실리콘층을 위한 제1 폴리실리콘막을 형성하는 단계와,
    상기 제1 폴리실리콘막 위에 제2 유전체막을 형성하는 단계와,
    상기 제2 유전체막 위에 상기 제2 폴리실리콘층을 위한 제2 폴리실리콘막을 형성하는 단계와,
    상기 제2 폴리실리콘막과 상기 제2 유전체막을 패터닝함으로써, 상기 제2 폴리실리콘층과 제2 유전체층을 형성하는 단계와,
    상기 제2 폴리실리콘층과 상기 제2 유전체층이 형성된 후에, 상기 제1 폴리실리콘막을 패터닝함으로써, 상기 제1 폴리실리콘층을 형성하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 스택형 구조를 형성하는 단계는, 상기 제2 폴리실리콘막과 상기 제2 유전체막이 패터닝된 후에 그리고 상기 제1 폴리실리콘막이 패터닝되기 전에, 상기 제2 유전체층 및 상기 제2 폴리실리콘층의 대향 측면들 상에 제1 측벽 스페이서들을 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서,
    상기 스택형 구조는 캡 절연층을 더 포함하고,
    상기 제3 폴리실리콘층의 상위부를 제거하는 것은,
    상기 제3 폴리실리콘층 위에 평탄화층을 형성하는 단계와,
    제1 플라즈마 공정을 이용하는 제1 에치백 작업(etch-back operation)을 수행하여 상기 평탄화층과 상기 제3 폴리실리콘층을 부분적으로 제거함으로써, 상기 캡 절연층을 노출시키는 단계와,
    제2 플라즈마 공정을 이용하는 제2 에치백 작업을 수행하여 상기 제3 폴리실리콘층의 두께를 더욱 줄임으로써, 상기 선택 게이트와 상기 소거 게이트를 형성하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 스택형 구조는 캡 절연층을 더 포함하고,
    상기 제3 폴리실리콘층의 상위부를 제거하는 것은,
    상기 제3 폴리실리콘층 위에 제4 폴리실리콘층을 형성하는 단계와,
    제1 평탄화 작업을 수행하여 상기 제3 및 제4 폴리실리콘층을 부분적으로 제거함으로써, 상기 캡 절연층을 노출시키는 단계와,
    제2 평탄화 작업을 수행하여 상기 제3 및 제4 폴리실리콘층의 두께를 더욱 줄임으로써, 상기 선택 게이트와 상기 소거 게이트를 형성하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  9. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서,
    상기 비휘발성 메모리는,
    플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와,
    상기 스택형 게이트 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과,
    상기 스택형 게이트 구조의 상기 대향 측면들 상에 각각 배치되는 소거 게이트 및 선택 게이트
    를 포함하고,
    상기 소거 게이트는 상기 측벽 스페이서들 중 하나와 접촉하며, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 상기 하나는, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 상기 하나와의 접촉점에서 각(θ1)을 형성하는데, 상기 소거 게이트의 상면에서 측정될 때 90°<θ1<115°인 것인 반도체 디바이스.
  10. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서,
    상기 비휘발성 메모리는,
    플로팅 게이트와 제어 게이트를 포함하는 스택형 게이트 구조와,
    상기 스택형 게이트 구조의 대향 측면들 상에 배치되는 측벽 스페이서들과,
    상기 스택형 게이트 구조의 상기 대향 측면들 상에 각각 배치되는 소거 게이트 및 선택 게이트
    를 포함하고,
    상기 소거 게이트의 상면과 기판의 표면에 평행한 수평면은, 상기 소거 게이트의 상면과 상기 측벽 스페이서들 중 상기 하나와의 접촉점에서 각(θ)을 이루는데, 상기 수평면에서 측정될 때 -15°<θ<10°인 것인 반도체 디바이스.
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