TW201839961A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201839961A
TW201839961A TW106126033A TW106126033A TW201839961A TW 201839961 A TW201839961 A TW 201839961A TW 106126033 A TW106126033 A TW 106126033A TW 106126033 A TW106126033 A TW 106126033A TW 201839961 A TW201839961 A TW 201839961A
Authority
TW
Taiwan
Prior art keywords
gate
polycrystalline silicon
layer
silicon layer
side wall
Prior art date
Application number
TW106126033A
Other languages
English (en)
Other versions
TWI665784B (zh
Inventor
楊世匡
施宏霖
邱捷飛
劉珀瑋
黃文鐸
許祐凌
才永軒
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201839961A publication Critical patent/TW201839961A/zh
Application granted granted Critical
Publication of TWI665784B publication Critical patent/TWI665784B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Plasma & Fusion (AREA)

Abstract

一種半導體裝置包括非揮發性記憶體。非揮發性記憶體包括：第一介電層，設置於基底上；浮置閘極，設置於第一介電層上；控制閘極；第二介電層，設置於浮置閘極與控制閘極之間；側壁間隔壁，設置於包括浮置閘極、第二介電層、及控制閘極的堆疊結構的相對兩側上；以及抹除閘極及選擇閘極，分別設置於堆疊結構的各側上。抹除閘極的上表面與側壁間隔壁中與抹除閘極接觸的一者在抹除閘極的上表面與側壁間隔壁中的一者的接觸點處形成夾角θ1，其中自抹除閘極的上表面量測，90º ＜ θ1 ＜ 115º。

Description

半導體裝置及其製造方法
本發明實施例是有關於半導體積體電路，更具體而言，是有關於包括非揮發性記憶體（non-volatile memory，NVM）胞元的半導體裝置以及其製造製程。
由於半導體工業已向追求更高裝置密度、更高效能、及更低成本的奈米技術製程節點發展，因此在減小接觸電阻（contact resistance）方面及抑制微影操作（lithography operation）數目的增加方面一直存在挑戰。
本發明的實施例的一種製造包括非揮發性記憶體的半導體裝置的方法中，在基底之上形成堆疊結構。所述堆疊結構包括第一多晶矽層及第二多晶矽層。在所述堆疊結構的相對兩側上形成側壁間隔壁。在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構。移除所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極。所述抹除閘極的上表面與所述側壁間隔壁中與所述抹除閘極接觸的一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
本發明的實施例的一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：堆疊閘極結構，包括浮置閘極及控制閘極；側壁間隔壁，設置於所述堆疊結構的相對兩側上；以及抹除閘極及選擇閘極，分別設置於所述堆疊結構的各側上。所述抹除閘極的上表面與所述側壁間隔壁中與所述抹除閘極接觸的一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
本發明的實施例的一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：堆疊閘極結構，包括浮置閘極及控制閘極；側壁間隔壁，設置於所述堆疊結構的相對兩側上；以及抹除閘極及選擇閘極，分別設置於所述堆疊結構的各側上。所述抹除閘極的上表面與和所述基底的表面平行的水平面在所述抹除閘極的所述上表面與所述側壁間隔壁中的一者的接觸點處形成夾角q，其中自所述水平面量測，-15º ＜ θ ＜ 10º。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。下文闡述組件及排列的具體實施例或實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。舉例而言，各元件的尺寸並非僅限於所揭露的範圍或值，而是可相依於裝置的製程條件及/或所期望性質。此外，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有其他特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例來任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。另外，用語「由...製成（made of）」可意指「包括（comprising）」或「由...組成（consisting of）」。
在本實施例中，一種半導體裝置包括非揮發性記憶體（NVM）胞元及周邊電路（例如邏輯電路）。所述非揮發性記憶體胞元一般而言需要其中堆疊有多個層（例如多晶矽層）的堆疊結構。此外，執行各種平坦化操作（例如回蝕操作或化學機械研磨（chemical mechanical polishing，CMP）操作）來形成非揮發性記憶體胞元的所期望層或圖案。
圖1至圖15大體示出說明根據本發明一個實施例用於製造包括非揮發性記憶體胞元的半導體裝置的循序製程的剖視圖。應理解，對於所述方法的其他實施例，可在圖1至圖15所示製程之前、期間及之後提供其他操作，且可替換或刪去下文所述操作中的某些操作。為簡潔起見，可不對某些元件進行說明。操作的次序可有所改變。
如圖1中所示，在基底10上形成第一介電層20，且在第一介電層20之上形成第一多晶矽層30，第一介電層20欲用作非揮發性記憶體胞元的穿隧介電層，第一多晶矽層30欲用作非揮發性記憶體胞元的浮置閘極。此外，在第一多晶矽層30之上循序地形成第二介電層35、第二多晶矽層40、及硬罩幕層（頂蓋絕緣層）42，第二多晶矽層40欲用作非揮發性記憶體胞元的控制閘極。
在某些實施例中，基底10例如是雜質濃度處於自約1 × 1015 cm-3 至約1 × 1018 cm-3 的範圍中的p型矽基底。在其他實施例中，所述基底是雜質濃度處於自約1 × 1015 cm-3 至約1 × 1018 cm-3 的範圍中的n型矽基底。作為另一選擇，所述基底可包括：另一元素半導體，例如鍺；化合物半導體，包括例如SiC及SiGe等IV-IV族化合物半導體、例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP等III-V族化合物半導體；或其組合。在一個實施例中，所述基底是絕緣層上矽（silicon-on-insulator，SOI）基底的矽層。
用作非揮發性記憶體胞元的穿隧氧化物層的第一介電層20是由氧化矽製成。在某些實施例中，第一介電層20的厚度處於自約1奈米至約50奈米的範圍中。可藉由熱氧化（thermal oxidation）或化學氣相沉積（chemical vapor deposition，CVD）來形成第一介電層20。
可藉由化學氣相沉積來形成第一多晶矽層30。在某些實施例中，所沉積的第一多晶矽層30的厚度處於自約20奈米至約200奈米的範圍中。在某些實施例中，通過平坦化操作（例如化學機械研磨或回蝕方法）來減小第一多晶矽層30的厚度。在某些實施例中，在平坦化操作之後，第一多晶矽層30的厚度處於自約10奈米至約50奈米的範圍中。第一多晶矽層30適當地摻雜有雜質。第一多晶矽層30可由非晶矽層替換。
第二介電層35包含氧化矽層、氮化矽層、或由氧化矽與氮化矽形成的多層。在某些實施例中，第二介電層35包括三個層，例如：下部層35-1、中間層35-2、及上部層35-3。在一個實施例中，使用氧化矽-氮化矽-氧化矽（silicon oxide-silicon nitride-silicon oxide，ONO）層來作為第二介電層35。在某些實施例中，第二介電層的厚度處於自約1奈米至約100奈米的範圍中。可藉由化學氣相沉積、物理氣相沉積（physical vapor deposition，PVD）、或原子層沉積（atomic layer deposition，ALD）來形成第二介電層35。
在某些實施例中，可藉由化學氣相沉積來形成第二多晶矽層40，且第二多晶矽層40的厚度處於自約10奈米至約100 奈米的範圍中。
硬罩幕層42可由氧化矽製成並藉由化學氣相沉積形成，且硬罩幕層42的厚度可處於自約10奈米至約200奈米的範圍中。在某些實施例中，硬罩幕層42包括三個層，例如：由氮化矽製成的下部層42-1、由氧化矽製成的中間層42-2、及由氮化矽製成的上部層42-3（參見圖7及圖9B）。在其他實施例中，下部層42-1由氧化矽製成，中間層42-2由氮化矽製成，且上部層42-3由氧化矽製成。在某些實施例中，中間層由與下部層及上部層不同的材料製成。在某些實施例中，下部層42-1的厚度處於約2奈米至約10奈米的範圍中，中間層42-2的厚度處於約5奈米至約100奈米的範圍中，且上部層42-3的厚度處於約2奈米至約50奈米的範圍中。
接下來，利用包括微影及蝕刻的圖案化操作將硬罩幕層42圖案化，且利用已圖案化的硬罩幕層作為蝕刻罩幕來將第二多晶矽層40及第二介電層35圖案化，如圖2中所示。
在對第二多晶矽層40及第二介電層35進行圖案化操作之後，在已圖案化的第二多晶矽層40的相對兩側及已圖案化的第二介電層35的相對兩側上形成第一側壁間隔壁45，如圖3中所示。
第一側壁間隔壁45由一或多個適合介電材料層製成。例如藉由化學氣相沉積在整個基底之上形成一或多個介電材料毯覆層（blanket layer），且然後執行非等向性蝕刻（anisotropic etching），藉此形成第一側壁間隔壁45。在某些實施例中，第一側壁間隔壁45的厚度處於自約20奈米至約60奈米的範圍中。
在某些實施例中，第一側壁間隔壁45包括具有由二個氧化矽層45-1與45-3夾置的氮化矽層45-2的氧化矽-氮化矽-氧化矽膜，如圖7及圖9B中所示。在某些實施例中，氧化矽層45-1、氮化矽層45-2、及氧化矽層45-3的厚度分別處於約1奈米至20奈米、約1奈米至30奈米、及約1奈米至20奈米的範圍中。在某些實施例中，第一側壁間隔壁45是單個氮化矽層或單個氮氧化矽層。
在形成第一側壁間隔壁45之後，利用乾式蝕刻操作（dry etching operation）將第一多晶矽層30圖案化，如圖4中所示。
此外，如圖5中所示形成第二側壁間隔壁48，且如圖6中所示形成抹除閘極氧化物49。第二側壁間隔壁48由一或多個介電材料層製成。在一個實施例中，第二側壁間隔壁48是由氧化矽製成並藉由化學氣相沉積而形成。抹除閘極氧化物49由氧化矽製成。在某些實施例中，形成氧化矽層，且然後將氧化矽層圖案化以自抹除閘極區域移除氧化矽層，且然後執行濕式氧化，藉此形成抹除閘極氧化物49。在某些實施例中，亦形成用於選擇閘極（字元線）的閘極介電層。在某些實施例中，第一介電層20保留以作為所述閘極介電層，且在某些實施例中，將欲用作用於選擇閘極的閘極介電層的第一介電層20薄化。
藉由上述操作，如圖6中所示形成堆疊結構MC1、MC2、MC3、及MC4。堆疊結構MC1與MC2將是一對記憶體胞元，且堆疊結構MC3與MC4將是另一對記憶體胞元。堆疊結構MC1與MC2之間的距離等於堆疊結構MC3與MC4之間的距離且小於堆疊結構MC2與MC3之間的距離。
然後，如圖7中所示，在圖6所示結構之上形成第三多晶矽層50，且在第三多晶矽層50之上形成平坦化層52。在某些實施例中，在堆疊結構MC2與MC3之間的平整部分處量測，第三多晶矽層50的厚度T11處於自約40奈米至約200奈米的範圍中。在某些實施例中，在硬罩幕層42的頂部處量測，第三多晶矽層50的厚度T12處於自約40奈米至約100奈米的範圍中。在某些實施例中，在形成第三多晶矽層50之後，堆疊結構的高度是約200奈米至約400奈米。
第三多晶矽層50是藉由化學氣相沉積而共形地（conformally）形成，如圖7中所示，且堆疊結構MC2與MC3之間形成有大的間隙（平整部分）。另一方面，可形成平坦化層52，以填充所述大的間隙。
在某些實施例中，平坦化層52由具有低黏度的有機材料製成。在某些實施例中，平坦化層52由以下一或多個層製成：光阻、或在微影操作中用作光阻的下伏層的底部抗反射塗層（bottom anti-reflective-coating，BARC）。對於248奈米及/或193奈米的光，所述底部抗反射塗層一般而言具有介於約0.2至約0.6之間的衰減係數（k因數）。
在某些實施例中，在平整部分處量測，平坦化層52的厚度T21處於自約100奈米至300奈米的範圍中。在某些實施例中，在硬罩幕層42上方量測，平坦化層52的厚度T22處於自約20奈米至約50奈米的範圍中，且在二個堆疊結構的中點處（在欲形成的控制閘極的中心上方）量測，平坦化層52的厚度T23處於自約40奈米至約100奈米的範圍中。
然後，如圖8中所示，利用電漿乾式蝕刻來執行第一回蝕操作，以移除第三多晶矽層50的上部部分。
所述回蝕操作是在以下條件下執行：多晶矽的蝕刻速率ER1接近平坦化層52的蝕刻速率ER2。在某些實施例中，0.5 ＜ ER1/ER2 ＜ 2.0，且在其他實施例中，1/1.5 ＜ ER1/ER2 ＜ 1.5。舉例而言，在所述回蝕操作中採用利用HBr及CF4 在約0.2毫托（mTorr）至約5毫托的壓力下進行的電漿製程。
在第一回蝕操作之後，執行第二回蝕操作，以進一步減小第三多晶矽層50的厚度，如圖9A及圖9B中所示。藉由第二回蝕操作，會形成抹除閘極50E及選擇閘極（字元線）50S。
基於第一回蝕操作及第二回蝕操作的條件，決定了抹除閘極及選擇閘極的表面輪廓。具體而言，第一回蝕操作的條件實質上決定了抹除閘極及選擇閘極的表面輪廓。
如圖9A中所示，抹除閘極50E設置於一對堆疊結構MC1、MC2之間，且選擇閘極50S設置於所述一對堆疊結構的其中未形成有抹除閘極50E的相對兩側上。如圖9A中所示，應注意，在製造製程的此階段處，一對堆疊結構MC1、MC2的選擇閘極50S如圖9A中所示與所述一對堆疊結構的相鄰堆疊結構（堆疊結構MC3）的選擇閘極50S連接（未分開）。
在某些實施例中，如圖9B中所示，抹除閘極50E（第三多晶矽層50）的上表面與第二側壁間隔壁48中與抹除閘極50E接觸的一者（例如，堆疊結構MC1的右側）在抹除閘極50E的上表面與第二側壁間隔壁48中的所述一者的接觸點處形成夾角θ11，其中自抹除閘極的上表面量測，90º ＜ θ11 ＜120º。在其他實施例中，其中90º ＜ θ11 ＜ 115º。
此外，自浮置閘極（第一多晶矽層30）的上表面的水平高度至所述接觸點而量測，抹除閘極50E的厚度D1大至足以覆蓋對控制閘極（第二多晶矽層40）進行覆蓋的第二側壁間隔壁48。在某些實施例中，厚度D1大於第二介電層35的厚度與控制閘極（第二多晶矽層40）的厚度之和。
相似地，如圖9B中所示，選擇閘極50S（第三多晶矽層50）的上表面與第二側壁間隔壁48中與選擇閘極50S接觸的一者（例如，堆疊結構MC2的右側）在選擇閘極50S的上表面與第二側壁間隔壁48中的所述一者的接觸點處形成夾角θ21，其中自選擇閘極的上表面量測，90º ＜ θ21 ＜ 130º。在其他實施例中，90º ＜ θ21 ＜ 125º。在某些實施例中，θ21 ＞ θ11。
若在第一回蝕操作中多晶矽的蝕刻速率ER1大於平坦化層的蝕刻速率ER2（例如，5.0 ＜ ER1/ER2），則夾角θ11將變得小於90º，進而在抹除閘極的表面處形成倒V形狀或凸面形狀，且厚度D1將小於第二介電層35的厚度與控制閘極（第二多晶矽層40）的厚度之和，此將使耐久性劣化並使抹除操作更緩慢。在某些實施例中，厚度D1處於自約45奈米至約80奈米的範圍中。
相較而言，在本發明的某些實施例中，就初始狀態與應力後狀態（post-stress state）之間的電壓移位而言，耐久性可提高約40%，且單元抹除時間可改良約20%。
圖9C及圖9D示出根據其他實施例的剖視圖。在圖9C及圖9D中，包括控制閘極（第二多晶矽層40）及硬罩幕層42的堆疊結構沿X方向具有梯形橫截面，且因此，第二側壁間隔壁48中與抹除閘極50E接觸的一者相對於與基底10的主表面垂直的法線NL朝選擇閘極50S側傾斜，進而在第二側壁間隔壁48中的所述一者與法線NL之間形成夾角θ12，如圖9C中所示。在某些實施例中，自法線NL量測，0º ＜ θ12 ＜ 15º，且在其他實施例中，自法線NL量測，0º ＜ θ12 ＜ 10º。如圖9C中所示，儘管90º ＜ θ11 ＜ 115º，但抹除閘極50E的上表面相對於基底10的主表面是實質上平整的（變動小於3奈米）。
此外，在圖9D中，抹除閘極50E的上表面與和基底10的表面平行的水平面HP在抹除閘極50E的上表面與第二側壁間隔壁48中的所述一者的接觸點處形成夾角θ13，其中在某些實施例中，自水平面量測，-20º ＜θ13 ＜ 15º，且θ13小於0º意味著：抹除閘極50E的第三多晶矽層的厚度隨著距側壁間隔壁中所述一者的距離增加而減小，進而在X方向上形成V形狀（U形狀及/或凹面形狀）。在其他實施例中，-15º ＜ θ13 ＜ 10º。
與圖9B相似，對於圖9C及圖9D所示結構，耐久性可得以提高且單元抹除時間可得以改良。
在藉由蝕刻第三多晶矽層50而形成選擇閘極50S及抹除閘極50E之後，在圖9A所示結構之上形成第一覆蓋層54且在第一覆蓋層54之上形成第二覆蓋層56，如圖10中所示。在某些實施例中，第一覆蓋層54由氧化矽系介電材料（例如氧化矽）製成，且第二覆蓋層56由氮化矽系介電材料（例如SiN或SiON）製成。
此外，如圖11中所示，在圖10所示結構之上形成具有開口62的光阻圖案60。在某些實施例中，在光阻圖案60之下使用底部抗反射塗層58。
利用光阻圖案60作為蝕刻罩幕，將第一覆蓋層及第二覆蓋層圖案化，且然後將第三多晶矽層50圖案化，以藉由開口64將各選擇閘極分離，如圖12中所示。第二覆蓋層56是在蝕刻第三多晶矽層50期間及/或之後被移除。
隨後，在開口64的側壁上及在其他位置上形成間隔壁層66，如圖13中所示。間隔壁層66由氮化矽系介電材料（例如SiN、SiON、或SiOCN）製成且是藉由沉積介電材料毯覆層之後進行非等向性蝕刻而形成。
此外，在開口64的底部中以及在抹除閘極50E及選擇閘極50S上形成矽化物層68，形成接觸蝕刻終止層（contact etch stop layer，CESL）70，且然後形成層間介電（interlayer dielectric，ILD）層72，如圖14中所示。矽化物層68由WSi、NiSi、CoSi、及TiSi、或其他適合矽化物材料中的一或多者製成。當基底10包含Ge時，會形成鍺化物或矽化物-鍺化物。在某些實施例中，接觸蝕刻終止層70是由氮化矽系介電材料（例如SiN、SiON、或SiOCN）製成並藉由化學氣相沉積而形成。層間介電層72包含SiO2 、SiN、SiOC、SiCN、SiOCN、或SiON、或任何其他適合介電材料的一或多個層，且可藉由化學氣相沉積而形成。在某些實施例中，層間介電層72的厚度處於自約50奈米至約1000奈米的範圍中。
然後，如圖15中所示，藉由微影操作、蝕刻操作、及金屬沉積操作來形成觸點74。在某些實施例中，進一步利用化學機械研磨來形成觸點74。觸點74由包括以下中的一或多者在內的導電材料製成：Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、及任何其他適合導電材料。
應理解，圖15所示結構經歷其他互補金屬氧化物半導體（CMOS）製程，以形成例如內連通孔、內連金屬層、鈍化層等的各種特徵。
圖16至圖22B大體示出說明根據本發明一個實施例用於製造包括非揮發性記憶體胞元的半導體裝置的循序製程的剖視圖。應理解，對於所述方法的其他實施例，可在圖16至圖22B所示製程之前、期間及之後提供其他操作，且可替換或刪去下文所述操作中的某些操作。為簡潔起見，可不對某些元件進行說明。操作的次序可有所改變。可在以下實施例中採用與圖1至圖15所示者相同或相似的材料、構造、結構、製程、及/或操作，且可不再對其予以贅述。
在以下實施例中，半導體裝置包括非揮發性記憶體（NVM）胞元及周邊電路（例如周邊邏輯電路區域LG）。在某些實施例中，在製作非揮發性記憶體胞元及周邊邏輯電路之前，蝕刻非揮發性記憶體胞元區域中的基底，以在非揮發性記憶體胞元區域與周邊邏輯電路區域之間形成「台階（step）」。所述台階高度對應於當假若未形成所述台階而是形成層間介電層時的高度差。
如圖16中所示，在非揮發性記憶體胞元區域及周邊邏輯電路區域中形成第三多晶矽層50。倘若使用閘極替換技術（gate replacement technology），則周邊邏輯電路區域的第三多晶矽層50可用作閘電極或虛設閘電極。在周邊邏輯電路區域中，在形成第三多晶矽層50之前在基底10上形成閘極介電層22。此外，在形成第三多晶矽層50之後，在非揮發性記憶體胞元區域及周邊邏輯電路區域二者中形成介電覆蓋層80。介電覆蓋層80由氧化矽系材料（例如由正矽酸四乙酯（tetraethyl orthosilicate，TEOS）形成的氧化矽）、或其他適合介電材料製成。
在形成介電覆蓋層80之後，藉由光阻82覆蓋周邊邏輯電路區域LG，且移除非揮發性記憶體胞元區域中的介電覆蓋層80，如圖17中所示。然後，如圖18中所示，移除光阻82。
隨後，在非揮發性記憶體胞元區域及周邊邏輯電路區域中形成第四多晶矽層84，如圖19中所示。
然後，執行平坦化操作（例如化學機械研磨），以移除第四多晶矽層84的上部部分及第三多晶矽層50的上部部分，使得硬罩幕層42暴露出，如圖20中所示。在某些實施例中，由於研磨速率的差異，硬罩幕層42相對於多晶矽層略微突出。
此外，如圖21中所示，與圖9A所示操作相似，執行回蝕操作，以進一步減小第三多晶矽層的厚度。
藉由化學機械研磨操作及/或回蝕操作，周邊邏輯電路區域中的第四多晶矽層84被實質上完全移除。
然後，如圖22A中所示，移除周邊邏輯電路區域中的介電覆蓋層80，藉此暴露出第三多晶矽層，以便可對第三多晶矽層50執行後續操作。
如圖22B中所示，與圖9B至圖9D相似，抹除閘極50E（第三多晶矽層50）的上表面與第二側壁間隔壁48中與抹除閘極50E接觸的一者（例如，堆疊結構MC1的右側）在抹除閘極50E的上表面與第二側壁間隔壁48中的所述一者的接觸點處形成夾角θ31，其中自抹除閘極的上表面量測，90º ＜ θ31 ＜ 120º。在其他實施例中，90º ＜ θ31 ＜ 115º。
此外，自浮置閘極（第一多晶矽層30）的上表面的水平高度至所述接觸點而量測，抹除閘極50E的厚度D1大至足以覆蓋對控制閘極（第二多晶矽層40）進行覆蓋的第二側壁間隔壁48。在某些實施例中，厚度D11大於第二介電層35的厚度與控制閘極（第二多晶矽層40）的厚度之和。在某些實施例中，厚度D1處於自約45奈米至約80奈米的範圍中。
相似地，選擇閘極50S（第三多晶矽層50）的上表面與第二側壁間隔壁48中與選擇閘極50S接觸的一者（例如，堆疊結構MC2的右側）在選擇閘極50S的上表面與第二側壁間隔壁48中的所述一者的接觸點處形成夾角θ41，其中自選擇閘極的上表面量測，90º ＜ θ41 ＜ 130º。在其他實施例中，90º ＜ θ41 ＜ 125º。
在某些實施例中，儘管90º ＜ θ31 ＜ 115º，但抹除閘極50E的上表面相對於基底10的主表面是實質上平整的（變動小於3奈米）。在其他實施例中，抹除閘極50E的上表面在X方向上具有V形狀橫截面、U形狀橫截面、及/或凹面形狀橫截面。
應理解，圖22A所示結構經歷上文以圖10至圖15所解釋的其他製造操作，且經歷其他金屬氧化物半導體製程，以形成例如內連通孔、內連金屬層、鈍化層等的各種特徵。
此外，上文以圖16至圖22A所解釋的用於周邊邏輯電路區域LG的製造操作可應用於上文以圖1至圖15所解釋的製造操作。
應理解，本文中未必論述所有優點，對於所有實施例或實例而言並不需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明的某些實施例，通過控制抹除閘極的表面輪廓，就初始狀態與應力後狀態之間的電壓移位而言，耐久性可提高約40%，且單元抹除時間可改良約20%。
根據本發明的一個態樣，在一種製造包括非揮發性記憶體的半導體裝置的方法中，在基底之上形成堆疊結構。所述堆疊結構包括第一多晶矽層及第二多晶矽層。在所述堆疊結構的相對兩側上形成側壁間隔壁。在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構。移除所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極。所述抹除閘極的上表面與所述側壁間隔壁中與所述抹除閘極接觸的一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
根據本發明的另一態樣，一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：堆疊閘極結構，包括浮置閘極及控制閘極；側壁間隔壁，設置於所述堆疊結構的相對兩側上；以及抹除閘極及選擇閘極，分別設置於所述堆疊結構的各側上。所述抹除閘極的上表面與所述側壁間隔壁中與所述抹除閘極接觸的一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
根據本發明的另一態樣，一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：堆疊閘極結構，包括浮置閘極及控制閘極；側壁間隔壁，設置於所述堆疊結構的相對兩側上；以及抹除閘極及選擇閘極，分別設置於所述堆疊結構的各側上。所述抹除閘極的上表面與和所述基底的表面平行的水平面在所述抹除閘極的所述上表面與所述側壁間隔壁中的一者的接觸點處形成夾角q，其中自所述水平面量測，-15º ＜ θ ＜ 10º。
以上內容概述了若干實施例或實例的特徵以使熟習此項技術者可更好地理解本發明的各態樣。其他熟習此項技術者應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例或實例的相同目的及/或達成本文所介紹實施例或實例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文做出各種改變、替代、及變更。
10‧‧‧基底
20‧‧‧第一介電層
22‧‧‧閘極介電層
30‧‧‧第一多晶矽層
35‧‧‧第二介電層
35-1‧‧‧下部層
35-2‧‧‧中間層
35-3‧‧‧上部層
40‧‧‧第二多晶矽層
42‧‧‧硬罩幕層
42-1‧‧‧下部層
42-2‧‧‧中間層
42-3‧‧‧上部層
45‧‧‧第一側壁間隔壁
45-1、45-3‧‧‧氧化矽層
45-2‧‧‧氮化矽層
48‧‧‧第二側壁間隔壁
49‧‧‧閘極氧化物
50‧‧‧第三多晶矽層
50E‧‧‧抹除閘極
50S‧‧‧選擇閘極
52‧‧‧平坦化層
54‧‧‧第一覆蓋層
56‧‧‧第二覆蓋層
58‧‧‧底部抗反射塗層
60‧‧‧光阻圖案
62、64‧‧‧開口
66‧‧‧間隔壁層
68‧‧‧矽化物層
70‧‧‧接觸蝕刻終止層
72‧‧‧層間介電層
74‧‧‧觸點
80‧‧‧介電覆蓋層
82‧‧‧光阻
84‧‧‧第四多晶矽層
D1、D11、T11、T12、T21、T22、T23‧‧‧厚度
HP‧‧‧水平面
LG‧‧‧周邊邏輯電路區域
MC1、MC2‧‧‧堆疊結構
MC3、MC4‧‧‧堆疊結構
NL‧‧‧法線
X、Z‧‧‧方向
θ11、θ12、θ13、θ21、θ31、θ41‧‧‧夾角
結合附圖閱讀以下詳細說明，會最佳地理解本發明。應強調，根據本行業中的標準慣例，各種特徵可能並非按比例繪製且僅用於說明目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖2示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖3示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖4示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖5示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖6示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖7示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖8示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖9A示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。圖9B至圖9D示出根據本發明各種實施例的剖視圖。 圖10示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖11示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖12示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖13示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖14示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖15示出說明根據本發明實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖16示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖17示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖18示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖19示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖20示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖21示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。 圖22A及圖22B示出說明根據本發明其他實施例的循序半導體裝置製造製程的各種階段中的一者的剖視圖。

Claims (20)

  1. 一種製造包括非揮發性記憶體的半導體裝置的方法，所述方法包括： 在基底之上形成堆疊結構，所述堆疊結構包括至少第一多晶矽層及第二多晶矽層； 在所述堆疊結構的相對兩側上形成側壁間隔壁； 在所述堆疊結構之上形成第三多晶矽層，藉此覆蓋所述堆疊結構； 移除所述第三多晶矽層的上部部分，藉此形成選擇閘極及抹除閘極， 其中所述抹除閘極的上表面與所述側壁間隔壁中與所述抹除閘極接觸的一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
  2. 如申請專利範圍第1項所述的方法，其中所述側壁間隔壁中的所述一者相對於所述基底的表面的法線朝選擇閘極側傾斜，進而在所述側壁間隔壁中的所述一者與所述法線之間形成夾角q2。
  3. 如申請專利範圍第2項所述的方法，其中自所述法線量測，0º ＜ θ2 ＜ 10º。
  4. 如申請專利範圍第2項所述的方法，其中所述抹除閘極的所述上表面與和所述基底的所述表面平行的水平面在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的所述接觸點處形成夾角q3，其中自所述水平面量測，-15º ＜ θ3 ＜ 10º。
  5. 如申請專利範圍第1項所述的方法，其中所述形成所述堆疊結構包括： 在基底之上形成第一介電層； 在所述第一介電層之上形成用於所述第一多晶矽層的第一多晶矽膜； 在所述第一多晶矽膜之上形成第二介電膜； 在所述第二介電膜之上形成用於所述第二多晶矽層的第二多晶矽膜； 將所述第二多晶矽膜及所述第二介電膜圖案化，藉此形成所述第二多晶矽層及第二介電層；以及 在形成所述第二多晶矽層及所述第二介電層之後，將所述第一多晶矽膜圖案化，藉此形成所述第一多晶矽層。
  6. 如申請專利範圍第5項所述的方法，其中所述形成所述堆疊結構更包括：在將所述第二多晶矽膜及所述第二介電膜圖案化之後且在將所述第一多晶矽膜圖案化之前，在所述第二多晶矽層的相對兩側及所述第二介電層的相對兩側上形成第一側壁間隔壁。
  7. 如申請專利範圍第6項所述的方法，其中所述形成所述堆疊結構更包括：在將所述第一多晶矽膜圖案化之後，形成第二側壁間隔壁作為所述側壁間隔壁。
  8. 如申請專利範圍第6項所述的方法，其中所述第一側壁間隔壁具有三層式結構，所述三層式結構包括至少一個氮化矽層及至少一個氧化矽層。
  9. 如申請專利範圍第1項所述的方法，其中： 所述堆疊結構更包括頂蓋絕緣層，且 所述移除所述第三多晶矽層的上部部分包括： 在所述第三多晶矽層之上形成平坦化層； 利用第一電漿製程執行第一回蝕操作，以局部地移除所述平坦化層及所述第三多晶矽層，藉此暴露出所述頂蓋絕緣層；以及 利用第二電漿製程執行第二回蝕操作，以進一步減小所述第三多晶矽層的厚度，藉此形成所述選擇閘極及所述抹除閘極。
  10. 如申請專利範圍第9項所述的方法，其中所述平坦化層是由有機材料製成。
  11. 如申請專利範圍第10項所述的方法，其中對於248奈米或193奈米的光，所述有機材料具有介於0.2至0.6之間的衰減係數。
  12. 如申請專利範圍第1項所述的方法，其中： 所述堆疊結構更包括頂蓋絕緣層；且 所述移除所述第三多晶矽層的上部部分包括： 在所述第三多晶矽層之上形成第四多晶矽層； 執行第一平坦化操作，以局部地移除所述第三多晶矽層及所述第四多晶矽層，藉此暴露出所述頂蓋絕緣層；以及 執行第二平坦化操作，以進一步減小所述第三多晶矽層及所述第四多晶矽層的厚度，藉此形成所述選擇閘極及所述抹除閘極。
  13. 如申請專利範圍第12項所述的方法，其中所述第一平坦化操作包括化學機械研磨操作。
  14. 如申請專利範圍第12項所述的方法，其中所述第二平坦化操作包括利用電漿製程進行的回蝕操作。
  15. 一種包括非揮發性記憶體的半導體裝置，其中所述非揮發性記憶體包括： 堆疊閘極結構，包括浮置閘極及控制閘極； 側壁間隔壁，設置於所述堆疊閘極結構的相對兩側上；以及 抹除閘極及選擇閘極，分別設置於所述堆疊閘極結構的所述相對兩側上， 其中所述抹除閘極接觸所述側壁間隔壁中的一者，且所述抹除閘極的上表面與所述側壁間隔壁中的所述一者在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的接觸點處形成夾角q1，其中自所述抹除閘極的所述上表面量測，90º ＜ θ1 ＜ 115º。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述側壁間隔壁中的所述一者相對於所述基底的表面的法線朝選擇閘極側傾斜，進而在所述側壁間隔壁中的所述一者與所述法線之間形成夾角q2。
  17. 如申請專利範圍第16項所述的半導體裝置，其中自所述法線量測，0º ＜ θ2 ＜ 10º。
  18. 如申請專利範圍第16項所述的半導體裝置，其中所述抹除閘極的所述上表面與和所述基底的所述表面平行的水平面在所述抹除閘極的所述上表面與所述側壁間隔壁中的所述一者的所述接觸點處形成夾角q3，其中自所述水平面量測，-15º ＜ θ3 ＜ 10º。
  19. 一種包括非揮發性記憶體的半導體裝置，其中所述非揮發性記憶體包括： 堆疊閘極結構，包括浮置閘極及控制閘極； 側壁間隔壁，設置於所述堆疊閘極結構的相對兩側上；以及 抹除閘極及選擇閘極，分別設置於所述堆疊閘極結構的所述相對兩側上， 其中所述抹除閘極的上表面與和所述基底的表面平行的水平面在所述抹除閘極的所述上表面與所述側壁間隔壁中的一者的接觸點處形成夾角q，其中自所述水平面量測，-15º ＜ θ ＜ 10º。
  20. 如申請專利範圍第19項所述的半導體裝置，其中相對於所述基底而言，所述抹除閘極的所述上表面被定位成高於所述控制閘極的上表面。
TW106126033A 2017-04-27 2017-08-02 半導體裝置及其製造方法 TWI665784B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/498,743 US10269815B2 (en) 2017-04-27 2017-04-27 Semiconductor device and manufacturing method thereof
US15/498,743 2017-04-27

Publications (2)

Publication Number Publication Date
TW201839961A true TW201839961A (zh) 2018-11-01
TWI665784B TWI665784B (zh) 2019-07-11

Family

ID=63797602

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126033A TWI665784B (zh) 2017-04-27 2017-08-02 半導體裝置及其製造方法

Country Status (5)

Country Link
US (5) US10269815B2 (zh)
KR (1) KR101991172B1 (zh)
CN (1) CN108807395B (zh)
DE (1) DE102017110443B4 (zh)
TW (1) TWI665784B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685948B (zh) * 2019-02-01 2020-02-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269815B2 (en) * 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111968983B (zh) * 2019-05-20 2023-10-17 联华电子股份有限公司 存储器元件的结构及其制造方法
CN110620115B (zh) * 2019-05-23 2022-03-18 上海华力集成电路制造有限公司 1.5t sonos闪存的制造方法
US11088156B2 (en) * 2019-08-28 2021-08-10 Globalfoundries Singapore Pte. Ltd. Memory cells with extended erase gate, and process of fabrication
US11527543B2 (en) 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices
KR20220032271A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 반도체 장치
KR102479666B1 (ko) 2021-05-07 2022-12-21 주식회사 키파운드리 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법
US20220367651A1 (en) * 2021-05-12 2022-11-17 Ememory Technology Inc. Stacked-gate non-volatile memory cell

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
TWI235462B (en) * 2004-07-21 2005-07-01 Powerchip Semiconductor Corp Nonvolatile memory and manufacturing method thereof
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100875055B1 (ko) 2006-07-14 2008-12-19 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
US8951864B2 (en) 2012-02-13 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-gate device and method of fabricating the same
US8785307B2 (en) 2012-08-23 2014-07-22 Silicon Storage Technology, Inc. Method of forming a memory cell by reducing diffusion of dopants under a gate
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9293359B2 (en) 2013-03-14 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cells with enhanced channel region effective width, and method of making same
TW201508753A (zh) * 2013-08-29 2015-03-01 Chrong-Jung Lin 記憶體元件、記憶體陣列與其操作方法
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
KR102240022B1 (ko) 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
TWI566381B (zh) 2014-12-05 2017-01-11 力晶科技股份有限公司 非揮發性記憶體及其製造方法
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
TWI605572B (zh) * 2015-06-12 2017-11-11 物聯記憶體科技股份有限公司 非揮發性記憶體及其製造方法
JP2017045755A (ja) 2015-08-24 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9978761B2 (en) * 2016-05-27 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device
US10276587B2 (en) * 2016-05-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US10269815B2 (en) * 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685948B (zh) * 2019-02-01 2020-02-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US10896910B2 (en) 2019-02-01 2021-01-19 Powerchip Semiconductor Manufacturing Corporation Memory structure and manufacturing method thereof

Also Published As

Publication number Publication date
US20180315764A1 (en) 2018-11-01
US20190157281A1 (en) 2019-05-23
US20230262974A1 (en) 2023-08-17
KR20180120547A (ko) 2018-11-06
DE102017110443B4 (de) 2020-12-17
CN108807395A (zh) 2018-11-13
KR101991172B1 (ko) 2019-06-19
TWI665784B (zh) 2019-07-11
US10541245B2 (en) 2020-01-21
US20200161317A1 (en) 2020-05-21
DE102017110443A1 (de) 2018-10-31
US11637113B2 (en) 2023-04-25
CN108807395B (zh) 2021-07-06
US10978463B2 (en) 2021-04-13
US10269815B2 (en) 2019-04-23
US20210225857A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
TWI665784B (zh) 半導體裝置及其製造方法
TWI693687B (zh) 三維記憶體裝置的字元線接觸結構及其製作方法
US20200066719A1 (en) Fin Field Effect Transistor (FinFET) Device and Method
KR101983894B1 (ko) 반도체 디바이스 및 이의 제조 방법
US7125774B2 (en) Method of manufacturing transistor having recessed channel
KR102112114B1 (ko) 반도체 디바이스 및 그 제조 방법
KR102081400B1 (ko) 반도체 디바이스 및 그 제조 방법
CN107833891B (zh) 半导体器件及其制造方法
US9859295B2 (en) Method for forming flash memory structure
US20230337423A1 (en) Novel 3d nand memory device and method of forming the same
TWI685085B (zh) 記憶元件及其製造方法
US11778815B2 (en) Semiconductor device and manufacturing method thereof
US9029216B1 (en) Memory and manufacturing method thereof
KR20080081581A (ko) 비휘발성 메모리 소자의 제조 방법
TWI735954B (zh) 半導體元件及其形成方法