DE102017110443A1 - Halbleitervorrichtung und Herstellungsverfahren - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst einen nichtflüchtigen Speicher. Der nichtflüchtige Speicher umfasst eine erste dielektrische Schicht, die auf einem Substrat angeordnet ist, ein auf der dielektrischen Schicht angeordnetes Floating-Gate, ein Steuergate, eine zweite dielektrische Schicht, die zwischen dem Floating-Gate und dem Steuergate angeordnet ist, Seitenwandabstandshalter, die auf gegenüberliegenden Seiten einer gestapelten Struktur angeordnet sind, die das Floating-Gate, die zweite dielektrische Schicht und das Steuergate umfasst, und ein Löschgate und ein Auswahlgate, die jeweils auf Seiten der gestapelten Struktur angeordnet sind. Eine obere Fläche des Löschgates und einer der Seitenwandabstandshalter in Kontakt mit dem Löschgate bilden einen Winkel θ1 an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter, wobei 90° < θ1 < 115° ist, gemessen von der oberen Fläche des Löschgates.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung betrifft integrierte Halbleiterschaltungen und insbesondere Halbleitervorrichtungen, die nichtflüchtige Speicherzellen umfassen, und deren Herstellungsverfahren.
  • HINTERGRUND
  • Während sich die Halbleiterindustrie auf der Suche nach höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten zu Nanometertechnologie-Prozessknoten fortentwickelt hat, sind Herausforderungen bei der Verringerung des Kontaktwiderstands und Vermeidung eines Anstiegs der Zahl der Lithographievorgänge aufgetreten.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 2 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 3 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 4 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 5 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 6 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 7 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 8 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 9A zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt. 9B-9D zeigen Querschnittansichten gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 10 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 11 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 12 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 13 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 14 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 15 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 16 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 17 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausfiihrungsformen der vorliegenden Offenbarung zeigt.
    • 18 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 19 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 20 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 21 zeigt eine Querschnittsansicht, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • Die 22A und 22B zeigen Querschnittsansichten, die eine der verschiedenen Stufen eines sequentiellen Halbleitervorrichtungs-Herstellungsverfahrens gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise sind Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können beliebig in verschiedenen Skalen zur Einfachheit und Klarheit gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • In der vorliegenden Ausführungsform umfasst eine Halbleitervorrichtung nichtflüchtige Speicher- (NVM-) Zellen und periphere Schaltungen wie beispielsweise Logikschaltungen. Die NVM-Zellen erfordern im Allgemeinen eine gestapelte Struktur, bei der mehrere Schichten, beispielsweise Polysiliziumschichten, gestapelt sind. Weiter werden verschiedene Planarisierungsvorgänge wie Rückätzvorgänge oder chemisch-mechanische Polier- (CMP-) Vorgänge durchgeführt, um erwünschte Schichten oder Strukturen der NVM-Zellen auszubilden.
  • Die 1-15 zeigen im Allgemeinen Querschnittsansichten, die ein sequenzielles Verfahren zur Herstellung einer Halbleitervorrichtung zeigen, die nichtflüchtige Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Verfahren vorgesehen sein können, die in den 1-15 gezeigt sind, und dass einige der unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder entfernt werden können. Einige Elemente können der Einfachheit halber nicht gezeigt werden. Die Reihenfolge der Vorgänge kann geändert werden.
  • Wie in 1 gezeigt ist, wird eine erste dielektrische Schicht 20, die als Tunnel-Dielektrikumsschicht der NVM-Zellen verwendet werden soll, auf einem Substrat ausgebildet und eine erste Polysiliziumschicht 30, die als ein Floating-Gate der NVM-Zelle verwendet werden soll, wird über der ersten Isolierschicht 20 ausgebildet. Weiter werden eine zweite dielektrische Schicht 35, eine zweite Polysiliziumschicht 40, die als Steuergate der NVM-Zelle verwendet werden soll, und eine Maskenschicht (Deckisolationsschicht) 42 sequentiell über der ersten Polysiliziumschicht ausgebildet.
  • In einigen Ausführungsformen ist das Substrat beispielsweise ein p-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1*1015 cm-3 bis etwa 1*1018 cm-3. In anderen Ausführungsformen ist das Substrat ein n-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1*1015 cm-3 bis etwa 1*1018 cm-3. Alternativ kann das Substrat umfassen: andere Elementhalbleiter, beispielsweise Germanium; einen Verbindungshalbleiter, der IV-IV-Verbindungshalbleiter wie SiC und SiGe aufweist; Gruppe-III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI-(Silizium-auf-Isolator)-Substrats.
  • Die erste dielektrische Schicht 20, die als Tunneloxidschicht für NVM-Zellen verwendet wird, ist aus Siliziumoxid hergestellt. Die Dicke der ersten dielektrischen Schicht 20 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 50 nm. Die erste dielektrische Schicht 20 kann durch thermische Oxidation oder chemische Dampfabscheidung (CVD) ausgebildet werden.
  • Die erste Polysiliziumschicht 30 kann durch CVD ausgebildet werden. Die Dicke der ersten Polysiliziumschicht 30 wie abgeschieden liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Dicke der ersten Polysiliziumschicht 30 durch einen Planarisierungsvorgang wie ein CMP- oder ein Rückätzverfahren verkleinert. Nach dem Planarisierungsvorgang liegt die Dicke der ersten Polysiliziumschicht 30 in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 50 nm. Die erste Polysiliziumschicht 30 ist in geeigneter Weise mit Verunreinigungen dotiert. Die erste Polysiliziumschicht 30 kann durch eine amorphe Siliziumschicht ersetzt werden.
  • Die zweite dielektrische Schicht 35 umfasst eine Siliziumoxidschicht, eine Siliziumnitridschicht oder Mehrfachschichten aus Siliziumoxid und Siliziumnitrid. In einer Ausführungsform wird eine Siliziumoxid-Siliziumnitrid-Siliziumoxid- (ONO-) Schicht als zweite dielektrische Schicht 35 verwendet. Die Dicke der zweiten dielektrischen Schicht liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 100 nm. Die zweitedielektrische Schicht 35 kann durch CVD, physikalische Dampfabscheidung (PVD) oder Atomlagenabscheidung (ALD) ausgebildet werden.
  • Die zweite Polysiliziumschicht 40 kann durch CVD ausgebildet werden und die Dicke der zweiten Polysiliziumschicht 40 liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 100 nm.
  • Die Hartmaskenschicht 42 kann aus Siliziumoxid hergestellt werden, das durch CVD ausgebildet wird, und deren Dicke kann in einem Bereich von etwa 10 nm bis etwa 200 nm liegen. In einigen Ausführungsformen umfasst die Hartmaskenschicht 42 drei Schichten, beispielsweise eine untere Schicht 42-1 aus Siliziumnitrid, eine mittlere Schicht 42-2 aus Siliziumoxid und eine obere Schicht 42-3 aus Siliziumnitrid (siehe die 7 und 9B). In anderen Ausführungsformen besteht die untere Schicht 42-1 aus Siliziumoxid, die mittlere Schicht 42-2 aus Siliziumnitrid und die obere Schicht 42-3 aus Siliziumoxid. In bestimmten Ausführungsformen besteht die mittlere Schicht aus einem anderen Material als die untere und die obere Schicht. Die Dicke der unteren Schicht 42-1 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 10 nm, die Dicke der mittleren Schicht 42-2 im Bereich von etwa 5 nm bis etwa 100 nm und die Dicke der oberen Schicht 42-3 im Bereich von etwa 2 nm bis etwa 50 nm.
  • Anschließend wird, indem ein Strukturierungsvorgang einschließlich Lithographie und Ätzen verwendet wird, die Hartmaskenschicht 42 strukturiert und, indem die strukturierte Hartmaskenschicht als Ätzmaske verwendet wird, die zweite Polysiliziumschicht 40 und die zweite dielektrische Schicht 35 strukturiert, wie in 2 gezeigt ist.
  • Nach dem Strukturierungsvorgang der zweiten Polysiliziumschicht 40 und der zweiten dielektrischen Schicht 35 werden erste Seitenwandabstandshalter 45 auf gegenüberliegenden Seiten der strukturierten zweiten Polysiliziumschicht 40 und zweiten dielektrischen Schicht 35 ausgebildet, wie in 3 gezeigt ist.
  • Die ersten Seitenwandabstandshalter 45 sind aus einer oder mehreren Schichten aus geeignetem dielektrischen Material hergestellt. Eine oder mehrere Deckschichten aus dielektrischem Material werden beispielsweise durch CVD über dem gesamten Substrat ausgebildet und dann ein anisotropes Ätzen durchgeführt, wodurch die ersten Seitenwandabstandshalter 45 ausgebildet werden. Die Dicke der ersten Seitenwandabstandshalter 45 liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 60 nm.
  • In einigen Ausführungsformen umfassen die ersten Seitenwandabstandshalter 45 einen ONO-Film, der eine Siliziumnitridschicht 45-2 zwischen zwei Siliziumoxidschichten 45-1 und 45-3 aufweist, wie in den 7 und 9B gezeigt ist. Die Dicke der Siliziumoxidschicht 45-1, der Siliziumnitridschicht 45-2 und der Siliziumoxidschicht 45-3 liegt in einigen Ausführungsformen im Bereich von etwa 1-20 nm, etwa 1-30 bzw. 1-20 nm. In bestimmten Ausführungsformen sind die ersten Seitenwandabstandshalter 45 eine einzelne Schicht aus Siliziumnitrid oder Siliziumoxinitrid.
  • Nachdem die ersten Seitenwandabstandshalter 45 ausgebildet wurden, wird die erste Polysiliziumschicht 30 unter Verwendung von Trockenätzvorgängen strukturiert, wie in 4 gezeigt ist.
  • Weiter werden zweite Seitenwandabstandshalter 48 ausgebildet, wie in 5 gezeigt ist, und ein Löschgate-Oxid 49 wird ausgebildet, wie in 6 gezeigt ist. Die zweiten Seitenwandabstandshalter 48 sind aus einer oder mehreren Schichten aus dielektrischem Material hergestellt. In einer Ausführungsform sind die zweiten Seitenwandabstandshalter 48 aus Siliziumoxid hergestellt, das durch CVD ausgebildet wird. Das Löschgate-Oxid 49 besteht aus Siliziumoxid. In einigen Ausführungsformen wird eine Siliziumoxidschicht ausgebildet und dann die Siliziumoxidschicht strukturiert, um die Siliziumoxidschicht von einem Löschgate-Bereich zu entfernen, und dann eine Nassoxidation durchgeführt, wodurch das Löschgate-Oxid 49 ausgebildet wird. In bestimmten Ausführungsformen wird auch eine Gatedielektrikumsschicht für bestimmte Gates (der Wortleitung) ausgebildet. In einigen Ausführungsformen verbleibt die erste dielektrische Schicht 20 als die Gatedielektrikumsschicht und in bestimmten Ausführungsformen wird die erste dielektrische Schicht 20, die als die Gatedielektrikumsschicht für die ausgewählten Gates verwendet werden soll, verdünnt.
  • Durch die vorangegangenen Vorgänge werden gestapelten Strukturen MC1, MC2, MC3 und MC4 ausgebildet, wie in 6 gezeigt ist. Die gestapelten Strukturen MC1 und MC2 werden ein Paar von Speicherzellen und die gestapelten Strukturen MC3 und MC4 werden ein weiteres Paar von Speicherzellen. Der Abstand zwischen den gestapelten Strukturen MC1 und MC2 ist gleich dem Abstand zwischen den gestapelten Strukturen MC3 und MC4 und kleiner als der Abstand zwischen den gestapelten Strukturen MC2 und MC3.
  • Dann wird, wie in 7 gezeigt ist, eine dritte Polysiliziumschicht 50 über der Struktur von 6 ausgebildet und eine Planarisierungsschicht 52 über der dritten Polysiliziumschicht 50 ausgebildet. Die Dicke T11 der dritten Polysiliziumschicht 50, gemessen an einem flachen Abschnitt zwischen den gestapelten Strukturen MC2 und MC3, liegt in einigen Ausführungsformen im Bereich von etwa 40 nm bis etwa 200 nm. In bestimmten Ausführungsformen liegt die Dicke T12 der dritten Polysiliziumschicht 50, gemessen an der Oberseite der Hartmaskenschicht 42, im Bereich von etwa 40 nm bis etwa 100 nm. Nachdem die dritte Polysiliziumschicht 50 ausgebildet wurde, beträgt in einigen Ausführungsformen die Höhe der gestapelten Struktur etwa 200 nm bis etwa 400 nm.
  • Die dritte Polysiliziumschicht 50 wird konform durch CVD ausgebildet, wie in 7 gezeigt ist, und ein großer Spalt (der flache Abschnitt) wird zwischen den gestapelten Strukturen MC2 und MC3 ausgebildet. Andererseits kann die Planarisierungsschicht 52 so ausgebildet werden, dass sie den großen Spalt füllt.
  • In einigen Ausführungsformen ist die Planarisierungsschicht 52 aus organischem Material mit einer niedrigen Viskosität hergestellt. In bestimmten Ausführungsformen ist die Planarisierungsschicht 52 aus einer oder mehreren Schichten eines Photoresists oder einer unteren Antireflexionsbeschichtung (BARC) hergestellt, die als eine darunterliegende Schicht eines Photoresist in einem Lithographievorgang verwendet wird. Die BARC hat im Allgemeinen einen Dämpfungskoeffizienten (k-Faktor) zwischen etwa 0,2 und etwa 0,6 für Licht mit 248 nm und/oder 193 nm.
  • Die Dicke T21 der Planarisierungsschicht 52, gemessen an einem flachen Abschnitt, liegt in einigen Ausführungsformen im Bereich von etwa 100 nm bis etwa 300 nm. In bestimmten Ausführungsformen liegt die Dicke T22 der Planarisierungsschicht 52, gemessen über der Hartmaskenschicht 42, im Bereich von etwa 20 nm bis etwa 50 nm und die Dicke T23 der Planarisierungsschicht 52, gemessen am Mittelpunkt der beiden gestapelt Strukturen (oberhalb der Mitte des auszubildenden Steuergates), im Bereich von etwa 40 nm bis etwa 100 nm.
  • Dann wird, wie in 8 gezeigt ist, ein erstes Rückätzverfahren durchgeführt, um einen oberen Abschnitt der dritten Polysiliziumschicht 50 unter Verwendung von Plasma-Trockenätzen zu entfernen.
  • Das Rückätzverfahren wird unter der Bedingung durchgeführt, dass die Ätzrate ER1 des Polysiliziums nahe der Ätzrate ER2 der Planarisierungsschicht 52 liegt. In einigen Ausführungsformen ist 0,5 < ER1/ER2 < 2,0 und in anderen Ausführungsformen 1/1,5 < ER1/ER2 < 1,5. Beispielsweise wird ein Plasmaverfahren unter Verwendung von HBr und CF4 bei einem Druck von etwa 0,2 bis etwa 5 mTorr bei dem Rückätzvorgang verwendet.
  • Nach dem ersten Rückätzvorgang wird ein zweiter Rückätzvorgang durchgeführt, um die Dicke der dritten Polysiliziumschicht 50 weiter zu verringern, wie in den 9A und 9B gezeigt ist. Durch den zweiten Rückätzvorgang werden ein Löschgate 50E und ein Auswahlgate 50S ausgebildet.
  • Basierend auf den Bedingungen des ersten und des zweiten Rückätzvorgangs wird das Oberflächenprofil des Löschgates und des Auswahlgates bestimmt. Insbesondere bestimmen die Bedingungen des ersten Rückätzvorgangs im Wesentlichen das Oberflächenprofil des Löschgates und des Auswahlgates.
  • Wie in 9A gezeigt ist, ist das Löschgate 50E zwischen einem Paar gestapelter Strukturen MC1, MC2 und das Auswahlgate 50S auf den gegenüberliegenden Seiten des Paares von gestapelten Strukturen angeordnet, wo das Löschgate 50E nicht ausgebildet ist. Man beachte, dass, wie in 9A gezeigt ist, in diesem Stadium des Herstellungsverfahrens das Auswahlgate 50S eines Paares von gestapelten Strukturen MC1, MC2 mit dem Auswahlgate 50S eines benachbarten der Paare von gestapelten Strukturen (MC3) verbunden (nicht getrennt) ist, wie in 9A gezeigt ist.
  • In einigen Ausführungsformen bilden, wie in 9B gezeigt ist, eine obere Fläche des Löschgates 50E (der Polysiliziumschicht 50) und einer der zweiten Seitenwandabstandshalter 48 (z. B. die rechte Seite der Struktur MC1), der in Kontakt mit dem Löschgate 50E steht, einen Winkel θ11 an einem Berührungspunkt der oberen Fläche des Löschgates 50E und des einen der Seitenwandabstandshalter 48, wobei 90° < θ11 < 120° ist, gemessen von der oberen Fläche des Löschgates. In anderen Ausführungsformen ist 90° < θ11 < 115°.
  • Ferner ist die Dicke D1 des Löschgates 50E, gemessen von einem Niveau der oberen Fläche des Floating-Gates (der Polysiliziumschicht 30) zu dem Berührungspunkt groß genug, um den Seitenwandabstandshalter 48 abzudecken, der das Steuergate 40 bedeckt. In einigen Ausführungsformen ist die Dicke D1 größer als die Summe der Dicke der zweiten dielektrischen Schicht 35 und des Steuergates (der zweiten Polysiliziumschicht 40).
  • Ähnlich bilden, wie in 9B gezeigt ist, die obere Fläche des Auswahlgates 50S (der Polysiliziumschicht 50) und einer der zweiten Seitenwandabstandshalter 48 (z. B. die rechte Seite der Struktur MC2), der in Kontakt mit dem Auswahlgate 50S steht, einen Winkel θ21 an einem Berührungspunkt der oberen Fläche des Auswahlgates 50S und des einen der Seitenwandabstandshalter 48, wobei 90° < θ21 < 130° ist, gemessen von der oberen Fläche des Auswahlgates. In anderen Ausführungsformen ist 90° < θ21 < 125°. In einigen Ausführungsformen ist θ21 > θ11.
  • Wenn die Ätzrate ER1 des Polysiliziums im ersten Rückätzvorgang größer als die Ätzrate ER2 der Planarisierungsschicht ist, beispielsweise 5,0 < ER1/ER2, würde der Winkel θ11 kleiner als 90° werden, wodurch eine umgekehrte V-Form oder eine konvexe Form an der Oberfläche des Löschgates ausgebildet würde, und D1 wäre kleiner als die Summe der Dicke der zweiten dielektrischen Schicht 35 und des Steuergates (der zweiten Polysiliziumschicht 40), was die Langlebigkeitseigenschaften beeinträchtigen und einen Löschvorgang langsamer machen würde. In einigen Ausführungsformen liegt D1 im Bereich von etwa 45 nm bis etwa 80 nm.
  • Im Gegensatz dazu können in einigen Ausführungsformen der vorliegenden Offenbarung die Langlebigkeitseigenschaften um etwa 40% in Bezug auf eine Spannungsverschiebung zwischen einem Anfangszustand und einem Nachbelastungszustand verbessert und die Zellenlöschzeit um etwa 20% verbessert werden.
  • Die 9C und 9D zeigen Querschnittsansichten gemäß anderen Ausführungsformen. In den 9C und 9D weist die gestapelte Struktur, die das Steuergate 40 und die Hartmaskenschicht 42 umfasst, einen trapezförmigen Querschnitt entlang der X-Richtung auf und somit neigt sich einer der Seitenwandabstandshalter 48, der das Löschgate 50E berührt, zur Seite des Auswahlgates 50S mit Bezug auf eine zu der Hauptfläche des Substrats 10 rechtwinkligen Normale NL, was zu einem Winkel θ12 zwischen dem einen der Seitenwandabstandshalter 48 und der Normale NL führt, wie in 9C gezeigt ist. In einigen Ausführungsformen ist o° < θ12 < 15°, gemessen von der Normale NL, und in anderen Ausführungsformen o° < θ12 < 10°, gemessen von der Normale NL. Wie in 9C gezeigt ist, ist die obere Fläche des Löschgates 50E im Wesentlichen flach (die Abweichung ist kleiner als 3 nm) mit Bezug auf die Hauptfläche des Substrats 10, während 90° < θ11 < 115° ist.
  • Weiter bilden in 9D die obere Fläche des Löschgates 50E und eine horizontale Ebene HP parallel zur Oberfläche des Substrats 10 einen Winkel θ13 an dem Berührungspunkt der oberen Fläche des Löschgates 50E und des einen der Seitenwandabstandshalter 48, wobei in einigen Ausführungsformen -20° < θ13 < 15° ist, gemessen von der horizontalen Ebene, und o° bedeutet, dass die Dicke der dritten Polysiliziumschicht des Löschgates 50E abnimmt, wenn der Abstand von dem einen der Seitenwandabstandshalter zunimmt, wodurch ein V-förmiger (U-förmiger und/oder konkaver) Querschnitt in X-Richtung ausgebildet wird. In anderen Ausführungsformen ist - 15° < θ13 < 10°.
  • Ähnlich wie in 9B können bei den Strukturen von 9C und 9D Langlebigkeitseigenschaften und die Zellen-Löschzeit verbessert werden.
  • Nachdem das Auswählgate 50S und die Löschgates 50E durch Ätzen der dritten Polysiliziumschicht 50 ausgebildet wurden, werden eine erste Deckschicht 54 über der Struktur von 9A und eine zweite Deckschicht 56 über der ersten Deckschicht 54 ausgebildet, wie in 10 gezeigt ist. In einigen Ausführungsformen ist die erste Deckschicht 54 aus einem Siliziumoxid-basierten dielektrischen Material wie Siliziumoxid und die zweite Deckschicht 56 aus einem Siliziumnitrid-basierten dielektrischen Material wie SiN oder SiON hergestellt.
  • Weiter wird, wie in 11 gezeigt ist, eine Resiststruktur 60 mit einer Öffnung 62 über der Struktur von 10 ausgebildet. In einigen Ausführungsformen wird eine BARC 58 unter der Resiststruktur 60 verwendet.
  • Durch Verwendung der Resiststruktur 60 als Ätzmaske werden die erste und die zweite Deckschicht strukturiert und dann die dritte Polysiliziumschicht 50 strukturiert, um die Auswahlgates durch eine Öffnung 64 zu trennen, wie in 12 gezeigt ist. Während und/oder nach dem Ätzen der dritten Polysiliziumschicht 50 wird die zweite Deckschicht 56 entfernt.
  • Anschließend werden Abstandshalterschichten 66 auf Seitenwänden der Öffnung 64 und an anderen Stellen ausgebildet, wie in 13 gezeigt ist. Die Abstandshalterschichten 66 bestehen aus einem Siliziumnitrid-basierten dielektrischen Material wie SiN, SiON oder SiOCN und werden durch Abscheiden einer Deckschicht des dielektrischen Materials gefolgt von anisotropem Ätzen ausgebildet.
  • Ferner werden eine Silizidschicht 68 im Boden der Öffnung 64 und auf den Löschgates 50S und den Auswahlgates 50E, eine Kontaktätzstoppschicht (CESL) 70 und dann eine Zwischenschicht-Dielektrikumsschicht (ILD) 72 ausgebildet, wie in 14 gezeigt ist. Die Silizidschicht 68 besteht aus einem oder mehreren von WSi, NiSi, CoSi und TiSi oder einem anderen geeigneten Silizidmaterial. Wenn das Substrat Ge aufweist, wird Germanid oder Silizid-Germanid ausgebildet. Die CESL-Schicht 70 besteht in einigen Ausführungsformen aus einem Siliziumnitrid-basierten dielektrischen Material wie SiN, SiON oder SiOCN, das durch CVD ausgebildet wird. Die ILD-Schicht 72 umfasst eine oder mehrere Schichten aus SiO2, SiN, SiOC, SiCN, SiOCN oder SiON oder irgendeinem anderen geeigneten dielektrischen Material und kann durch CVD ausgebildet werden. Die Dicke der ILD-Schicht 72 liegt in einigen Ausführungsformen im Bereich von etwa 50 nm bis etwa 1000 nm.
  • Dann wird, wie in 15 gezeigt ist, ein Kontakt 74 durch Photolithographie-, Ätz- und Metallabscheidungsvorgänge ausgebildet. In einigen Ausführungsformen wird ferner CMP verwendet, um den Kontakt 74 auszubilden. Der Kontakt 74 besteht aus leitfähigem Material, das eines oder mehrere von Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi und irgendeinem anderen geeigneten leitfähigen Material umfasst.
  • Es versteht sich, dass die in 15 gezeigte Struktur weiteren CMOS-Verfahren unterzogen wird, um verschiedene Elemente wie Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten etc. auszubilden.
  • Die 16-22B zeigen im allgemeinen Querschnittsansichten, die ein sequenzielles Verfahren zur Herstellung einer Halbleitervorrichtung zeigen, die nichtflüchtige Speicherzellen aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Verfahren vorgesehen sein können, die in den 16-22B gezeigt sind, und dass einige der unten beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Einige Elemente können der Einfachheit halber nicht gezeigt werden. Die Reihenfolge der Vorgänge kann geändert werden. Materialien, Konfigurationen, Strukturen, Verfahren und/oder Vorgänge, die gleich oder ähnlich wie in den 1-15 sind, können in den folgenden Ausführungsformen verwendet werden und eine detaillierte Beschreibung von ihnen kann weggelassen werden.
  • In den folgenden Ausführungsformen umfasst eine Halbleitervorrichtung nichtflüchtige Speicher- (NVM-) Zellen und periphere Schaltungen LG wie beispielsweise Logikschaltungen. In einigen Ausführungsformen wird, bevor die NVM-Zellen und die peripheren Logikschaltungen hergestellt werden, ein Substrat in dem NVM-Zellenbereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich herzustellen. Die Stufenhöhe entspricht der Höhendifferenz, wenn eine ILD-Schicht ausgebildet wird, wenn die Stufe sonst nicht ausgebildet wird.
  • Wie in 16 gezeigt ist, wird eine dritte Polysiliziumschicht 50 in dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich ausgebildet. Die Polysiliziumschicht 50 für den peripheren Logikschaltungsbereich kann als Gateelektrode oder als Dummy-Gateelektrode verwendet werden, falls eine Gate-Ersatztechnologie verwendet wird. In dem peripheren Logikschaltungsbereich wird eine Gatedielektrikumsschicht 22 auf dem Substrat 10 vor dem Ausbilden der dritten Polysiliziumschicht 50 ausgebildet. Weiterhin wird, nachdem die dritte Polysiliziumschicht 50 ausgebildet wurde, eine dielektrische Deckschicht 80 sowohl im NVM-Zellenbereich als auch im peripheren Logikschaltungsbereich ausgebildet. Die dielektrische Deckschicht 80 besteht aus einem Siliziumoxid-basierten Material, wie Siliziumoxid, das aus Tetraethylorthosilikat (TEOS) oder einem anderen geeigneten dielektrischen Material ausgebildet wird.
  • Nachdem die dielektrische Deckschicht 80 ausgebildet wurde, wird der periphere Logikschaltkreisbereich LG mit einem Photoresist 82 bedeckt und die dielektrische Deckschicht 80 in dem NVM-Zellenbereich entfernt, wie in 17 gezeigt ist. Dann wird, wie in 18 gezeigt ist, das Photoresist 82 entfernt.
  • Anschließend wird eine vierte Polysiliziumschicht 84 in dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich ausgebildet, wie in 19 gezeigt ist.
  • Dann wird ein Planarisierungsvorgang, wie z. B. CMP, durchgeführt, um obere Abschnitte der vierten Polysiliziumschicht 84 und der dritten Polysiliziumschicht 50 zu entfernen, so dass die Hartmaskenschicht 42 freigelegt wird, wie in 20 gezeigt ist. In einigen Ausführungsformen ragen die Hartmaskenschichten 42 aufgrund eines Unterschieds in der Polierrate leicht aus den Polysiliziumschichten hervor.
  • Ferner wird, wie in 21 gezeigt ist, ein Rückätzvorgang durchgeführt, um die Dicke der dritten Polysiliziumschicht ähnlich dem Vorgang von 9A zu verkleinern.
  • Durch den CMP-Vorgang und/oder den Rückätzvorgang wird die vierte Polysiliziumschicht 84 im peripheren Logikschaltungsbereich im Wesentlichen vollständig entfernt.
  • Dann wird, wie in 22A gezeigt ist, die dielektrische Deckschicht 80 in dem peripheren Logikschaltungsbereich entfernt, wodurch die dritte Polysiliziumschicht freigelegt wird, so dass nachfolgende Vorgänge auf die dritte Polysiliziumschicht 50 angewendet werden können.
  • Wie in 22B gezeigt, bilden ähnlich wie in den 9B-9D eine obere Fläche des Löschgates 50E (der Polysiliziumschicht 50) und einer der zweiten Seitenwandabstandshalter 48 (z. B. die rechte Seite der Struktur MC1), der in Kontakt mit dem Löschgate 50E steht, einen Winkel θ31 an einem Berührungspunkt der oberen Fläche des Löschgates 50E und des einen der Seitenwandabstandshalter 48, wobei 90° < θ31 < 120° ist, gemessen von der oberen Fläche des Löschgates. In anderen Ausfiihrungsformen ist 90° < θ31 < 115°.
  • Ferner ist die Dicke D1 des Löschgates 50E, gemessen von einem Niveau der oberen Fläche des Floating-Gates (der Polysiliziumschicht 30) zu dem Berührungspunkt groß genug, um den Seitenwandabstandshalter 48 abzudecken, der das Steuergate 40 bedeckt. In einigen Ausführungsformen ist die Dicke D11 größer als die summierte Dicke der zweiten dielektrischen Schicht 35 und des Steuergates (der zweiten Polysiliziumschicht 40). In einigen Ausführungsformen liegt D1 im Bereich von etwa 45 nm bis etwa 80 nm.
  • Ähnlich bilden eine obere Fläche des Auswahlgates 50S (der Polysiliziumschicht 50) und einer der zweiten Seitenwandabstandshalter 48 (z. B. die rechte Seite der Struktur MC2), der in Kontakt mit dem Auswahlgate 50S steht, einen Winkel θ41 an einem Berührungspunkt der oberen Fläche des Auswahlgates 50S und des einen der Seitenwandabstandshalter 48, wobei 90° < θ41 < 130° ist, gemessen von der oberen Fläche des Auswahlgates. In anderen Ausführungsformen ist 90° < θ41 < 125°.
  • In einigen Ausführungsformen ist die obere Fläche des Löschgates 50E im Wesentlichen flach (die Abweichung ist kleiner als 3 nm) mit Bezug auf die Hauptfläche des Substrats 10, während 90° < θ31 < 115° ist. In anderen Ausführungsformen hat die obere Fläche des Löschgates 50E einen V-förmigen U-förmigen und/oder konkaven Querschnitt in X-Richtung.
  • Es versteht sich, dass die in 22A gezeigte Struktur weiteren Herstellungsverfahren, die oben in den 10-15 beschrieben sind, und weiteren CMOS-Verfahren unterzogen wird, um verschiedene Elemente wie Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten etc. auszubilden.
  • Ferner können die Herstellungsvorgänge für den peripheren Logikschaltungsbereich LG, die oben in den 16-22A beschrieben sind, auf die Herstellungsvorgänge angewendet werden, die oben mit den 1-15 beschrieben sind.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können, indem das Oberflächenprofil des Löschgates gesteuert wird, die Langlebigkeitseigenschaften um etwa 40% in Bezug auf eine Spannungsverschiebung zwischen einem Anfangszustand und einem Nachbelastungszustand und die Zellenlöschzeit um etwa 20% verbessert werden.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst, eine gestapelte Struktur über einem Substrat ausgebildet. Die gestapelte Struktur umfasst eine erste Polysiliziumschicht und eine zweite Polysiliziumschicht. Seitenwandabstandshalter werden auf gegenüberliegenden Seiten der gestapelten Struktur ausgebildet. Eine dritte Polysiliziumschicht wird über der gestapelten Struktur ausgebildet, wodurch die gestapelte Struktur bedeckt wird. Ein oberer Abschnitt der dritten Polysiliziumschicht wird entfernt, wodurch ein Auswahlgate und ein Löschgate ausgebildet werden. Eine obere Fläche des Löschgates und einer der Seitenwandabstandshalter in Kontakt mit dem Löschgate bilden einen Winkel θ1 an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter, wobei 90° < θ1 < 115° ist, gemessen von der oberen Fläche des Löschgates.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen nichtflüchtigen Speicher auf. Der nichtflüchtige Speicher umfasst eine gestapelte Gatestruktur, die ein Floating-Gate und ein Steuergate aufweist, Seitenwandabstandshalter, die auf gegenüberliegenden Seiten der gestapelten Struktur angeordnet sind, und ein Löschgate und ein Auswahlgate, die jeweils auf Seiten der gestapelten Struktur angeordnet sind. Eine obere Fläche des Löschgates und einer der Seitenwandabstandshalter in Kontakt mit dem Löschgate bilden einen Winkel θ1 an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter, wobei 90° < θ1 < 115° ist, gemessen von der oberen Fläche des Löschgates.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen nichtflüchtigen Speicher auf. Der nichtflüchtige Speicher umfasst eine gestapelte Gatestruktur, die ein Floating-Gate und ein Steuergate aufweist, Seitenwandabstandshalter, die auf gegenüberliegenden Seiten der gestapelten Struktur angeordnet sind, und ein Löschgate und ein Auswahlgate, die jeweils auf Seiten der gestapelten Struktur angeordnet sind. Eine obere Fläche des Löschgates und eine horizontale Ebene parallel zu einer Oberfläche des Substrats bilden einen Winkel θ an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter, wobei -15° < θ1 < 10° ist, gemessen von der horizontalen Ebene.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen oder Beispielen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen oder Beispiele zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher umfasst, das Verfahren umfassend: Ausbilden einer gestapelten Struktur über einem Substrat, die mindestens eine erste Polysiliziumschicht und eine zweite Polysiliziumschicht umfasst; Ausbilden von Seitenwandabstandshaltern auf gegenüberliegenden Seiten der gestapelten Struktur; Ausbilden einer dritten Polysiliziumschicht über der gestapelten Struktur, wodurch die gestapelte Struktur bedeckt wird; Entfernen eines oberen Abschnitts der dritten Polysiliziumschicht, wodurch ein Auswahlgate und ein Löschgate ausgebildet werden, wobei eine obere Fläche des Löschgates und einer der Seitenwandabstandshalter in Kontakt mit dem Löschgate einen Winkel θ1 an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter bilden, wobei 90° < θ1 < 115° ist, gemessen von der oberen Fläche des Löschgates.
  2. Verfahren nach Anspruch 1, wobei der eine der Seitenwandabstandshalter zu einer Auswahlgate-Seite in Bezug auf eine Normale zu einer Oberfläche des Substrats geneigt ist, wobei ein Winkel θ2 zwischen dem einen der Seitenwandabstandshalter und der Normale ausgebildet wird.
  3. Verfahren nach Anspruch 2, wobei o° < θ2 < 10° ist, gemessen von der Normale.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die obere Fläche des Löschgates und eine horizontale Ebene parallel zu einer Oberfläche des Substrats einen Winkel θ3 an einem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter bilden, wobei -15° < θ3 < 10° ist, gemessen von der horizontalen Ebene.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der gestapelten Struktur umfasst: Ausbilden einer ersten dielektrischen Schicht über einem Substrat; Ausbilden eines ersten Polysiliziumfilms für die erste Polysiliziumschicht über der ersten dielektrischen Schicht; Ausbilden eines zweiten dielektrischen Films über dem ersten Polysiliziumfilm; Ausbilden eines zweiten Polysiliziumfilms für die zweite Polysiliziumschicht über dem zweiten dielektrischen Film; Strukturieren des zweiten Polysiliziumfilms und des zweiten dielektrischen Films, wodurch die zweite Polysiliziumschicht und eine zweite dielektrische Schicht ausgebildet werden; und Strukturieren, nachdem die zweite Polysiliziumschicht und die zweite dielektrische Schicht ausgebildet wurden, des ersten Polysiliziumfilms, wodurch die erste Polysiliziumschicht ausgebildet wird.
  6. Verfahren nach Anspruch 5, wobei das Ausbilden der gestapelten Struktur ferner, nachdem der zweite Polysiliziumfilm und der zweite dielektrische Film strukturiert wurden und bevor der erste Polysiliziumfilm strukturiert wird, das Ausbilden erster Seitenwandabstandshalter auf gegenüberliegenden Seiten der zweiten Polysiliziumschicht und der zweiten dielektrischen Schicht umfasst.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden der gestapelten Struktur ferner, nachdem der erste Polysiliziumfilm strukturiert wurde, das Ausbilden zweiter Seitenwandabstandshalter als die Seitenwandabstandshalter umfasst.
  8. Verfahren nach Anspruch 6 oder 7, wobei die ersten Seitenwandabstandshalter eine dreischichtige Struktur aufweisen, die mindestens eine Siliziumnitridschicht und mindestens eine Siliziumoxidschicht aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei: die gestapelte Struktur ferner eine Deckisolationsschicht umfasst und das Entfernen eines oberen Abschnitts des dritten Polysiliziums umfasst: Ausbilden einer Planarisierungsschicht über der dritten Polysiliziumschicht; Durchführen eines ersten Rückätzvorgangs unter Verwendung eines ersten Plasmaverfahrens, um die Planarisierungsschicht und die dritte Polysiliziumschicht teilweise zu entfernen, wodurch die Deckisolationsschicht freigelegt wird; und Durchführen eines zweiten Rückätzvorgangs unter Verwendung eines zweiten Plasmaverfahrens, um eine Dicke der dritten Polysiliziumschicht weiter zu reduzieren, wodurch das Auswahlgate und das Löschgate ausgebildet werden.
  10. Verfahren nach Anspruch 9, wobei die Planarisierungsschicht aus einem organischen Material hergestellt ist.
  11. Verfahren nach Anspruch 10, wobei das organische Material einen Dämpfungskoeffizienten zwischen 0,2 und 0,6 bezüglich Licht von 248 nm oder 193 nm aufweist.
  12. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 8, wobei: die gestapelte Struktur ferner eine Deckisolationsschicht umfasst und das Entfernen eines oberen Abschnitts des dritten Polysiliziums umfasst: Ausbilden einer vierten Polysiliziumschicht über der dritten Polysiliziumschicht; Durchführen eines ersten Planarisierungsvorgangs, um die dritte und die vierte Polysiliziumschicht teilweise zu entfernen, wodurch die Deckisolationsschicht freigelegt wird; und Durchführen eines zweiten Planarisierungsvorgangs, um eine Dicke der dritten und der vierten Polysiliziumschicht weiter zu reduzieren, wodurch das Auswahlgate und das Löschgate ausgebildet werden.
  13. Verfahren nach Anspruch 12, wobei der erste Planarisierungsvorgang einen chemisch-mechanischen Poliervorgang umfasst.
  14. Verfahren nach Anspruch 12 oder 13, wobei der zweite Planarisierungsvorgang einen Rückätzvorgang unter Verwendung eines Plasmaverfahrens umfasst.
  15. Halbleitervorrichtung, die einen nichtflüchtigen Speicher aufweist, der nichtflüchtige Speicher umfassend: eine gestapelte Struktur, die ein Floating-Gate und ein Steuergate umfasst; Seitenwandabstandshalter, die auf gegenüberliegenden Seiten der gestapelten Gatestruktur angeordnet sind; und ein Löschgate und ein Auswählgate, die jeweils auf den gegenüberliegenden Seiten der gestapelten Struktur angeordnet sind, wobei das Löschgate in Kontakt mit einem der Seitenwandabstandshalter steht und eine obere Fläche des Löschgates und der eine der Seitenwandabstandshalter einen Winkel θ1 an einem Berührungspunkt der obere Fläche des Löschgates und des einen der Seitenwandabstandshalter bilden, wobei 90° < θ1 < 115 ist, gemessen von der oberen Fläche des Löschgates.
  16. Halbleitervorrichtung nach Anspruch 15, wobei der eine der Seitenwandabstandshalter in Bezug auf eine Normale einer Oberfläche des Substrats zu einer Auswahlgate-Seite geneigt ist, wobei ein Winkel θ2 zwischen dem einen der Seitenwandabstandshalter und der Normale ausgebildet wird.
  17. Halbleitervorrichtung nach Anspruch 16, wobei 0 < θ2 < 10° ist, gemessen von der Normale.
  18. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 15 bis 17, wobei die obere Fläche des Löschgates und eine horizontale Ebene parallel zu einer Oberfläche des Substrats einen Winkel θ3 an dem Berührungspunkt der oberen Fläche des Löschgates und des einen der Seitenwandabstandshalter bilden, wobei -15° < θ3 < 10° ist, gemessen von der horizontalen Ebene.
  19. Halbleitervorrichtung, die einen nichtflüchtigen Speicher aufweist, wobei der nichtflüchtige Speicher umfasst: eine gestapelte Struktur, die ein Floating-Gate und ein Steuergate umfasst; Seitenwandabstandshalter, die auf gegenüberliegenden Seiten der gestapelten Gatestruktur angeordnet sind; und ein Löschgate und ein Auswählgate, die jeweils auf den gegenüberliegenden Seiten der gestapelten Struktur angeordnet sind, wobei eine obere Fläche des Löschgates und eine horizontale Ebene parallel zu einer Oberfläche des Substrats einen Winkel θ an dem Berührungspunkt der obere Fläche des Löschgates und des einen der Seitenwandabstandshalter bilden, wobei -15° < θ < 115 ist, gemessen von der horizontalen Ebene.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die obere Fläche des Löschgates höher als eine obere Fläche des Steuergates in Bezug auf das Substrat angeordnet ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269815B2 (en) 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI685948B (zh) * 2019-02-01 2020-02-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
CN111968983B (zh) * 2019-05-20 2023-10-17 联华电子股份有限公司 存储器元件的结构及其制造方法
CN110620115B (zh) * 2019-05-23 2022-03-18 上海华力集成电路制造有限公司 1.5t sonos闪存的制造方法
US11088156B2 (en) * 2019-08-28 2021-08-10 Globalfoundries Singapore Pte. Ltd. Memory cells with extended erase gate, and process of fabrication
US11527543B2 (en) * 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices
KR20220032271A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 반도체 장치
KR102479666B1 (ko) 2021-05-07 2022-12-21 주식회사 키파운드리 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법
US20220367651A1 (en) * 2021-05-12 2022-11-17 Ememory Technology Inc. Stacked-gate non-volatile memory cell

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207174A1 (en) * 2012-02-13 2013-08-15 Taiwan Semiconductor Manafacturing Company, Ltd. Split-gate device and method of fabricating the same
US20140264539A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Non-volatile Memory Cells With Enhanced Channel Region Effective Width, And Method Of Making Same
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US20160148944A1 (en) * 2014-11-26 2016-05-26 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20170062446A1 (en) * 2015-08-24 2017-03-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
TWI235462B (en) * 2004-07-21 2005-07-01 Powerchip Semiconductor Corp Nonvolatile memory and manufacturing method thereof
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100875055B1 (ko) 2006-07-14 2008-12-19 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
US8785307B2 (en) 2012-08-23 2014-07-22 Silicon Storage Technology, Inc. Method of forming a memory cell by reducing diffusion of dopants under a gate
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW201508753A (zh) * 2013-08-29 2015-03-01 Chrong-Jung Lin 記憶體元件、記憶體陣列與其操作方法
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
TWI566381B (zh) 2014-12-05 2017-01-11 力晶科技股份有限公司 非揮發性記憶體及其製造方法
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
TWI605572B (zh) * 2015-06-12 2017-11-11 物聯記憶體科技股份有限公司 非揮發性記憶體及其製造方法
US10276587B2 (en) * 2016-05-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US9978761B2 (en) * 2016-05-27 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device
US10269815B2 (en) * 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207174A1 (en) * 2012-02-13 2013-08-15 Taiwan Semiconductor Manafacturing Company, Ltd. Split-gate device and method of fabricating the same
US20140264539A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Non-volatile Memory Cells With Enhanced Channel Region Effective Width, And Method Of Making Same
US20160148944A1 (en) * 2014-11-26 2016-05-26 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US20170062446A1 (en) * 2015-08-24 2017-03-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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