TWI422017B - 非揮發性記憶體元件及其製造方法 - Google Patents

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Description

非揮發性記憶體元件及其製造方法
本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種非揮發性記憶體元件及其製造方法。
非揮發性記憶體元件可多次進行資料之存入、讀取、抹除，且存入的資料在斷電後也不會消失之優點，已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的非揮發性記憶體元件包括浮置閘(floating gate)與控制閘(control gate)。而且，控制閘是直接設置在浮置閘上，浮置閘與控制閘之間以介電層相隔，而浮置閘與基底之間是以穿隧氧化層(tunneling oxide)相隔(亦即所謂堆疊閘極快閃記憶體)。
在對非揮發性記憶體進行抹除操作時，從浮置閘排出的電子數量不易控制，易使浮置閘排出過多電子而帶有正電荷，謂之過度抹除(over-erase)。當此過度抹除現象太過嚴重時，甚至會使浮置閘下方之通道在控制閘未加工作電壓時即持續呈導通狀態，並導致資料之誤判。因此，為了解決元件過度抹除的問題，許多非揮發性記憶體會採用分離閘極(split gate)的設計，其結構特徵為除了控制閘與浮置閘之外，還具有位於控制閘與浮置閘側壁、基底上方之選擇閘(或稱為抹除閘)，此選擇閘(抹除閘)與控制閘、浮置閘和基底之間以一閘介電層相隔。如此則當過度抹除現象太過嚴重，而使浮置閘下方通道在控制閘未加工作電壓狀態下即持續打開時，選擇閘(抹除閘)下方的通道仍能保持關閉狀態，使得汲極/源極區無法導通，而能防止資料之誤判。
福勒-諾德漢穿隧(Fowler-Nordheim tunneling)是一種常用來抹除的方法，其係使得載子在浮置閘與抹除閘之間穿隧。然而，在浮置閘與抹除閘之間的電場強度與浮置閘側邊的輪廓有關，而浮置閘側邊的輪廓在製程上控制不易，導致抹除的效率非常不穩定。
本發明提供一種非揮發性記憶體元件，其浮置閘側邊具有尖角包覆輪廓，可以增加電場強度，改善抹除的效率與可靠度，提升抹除的效能。
本發明提供一種非揮發性記憶體元件的製造方法，可以利用簡單且易於控制的製程來形成側邊具有尖角包覆輪廓的浮置閘，且所形成之浮置閘的輪廓一致性相當高。
本發明提供一種非揮發性記憶體，包括基底、第一閘極堆疊結構、選擇閘、抹除閘、源極區、汲極區、第一介電層與第二介電層。第一閘極堆疊結構，位於基底上，其包括由下而上依序堆疊的穿隧介電層、浮置閘、閘間介電層與控制閘，以及間隙壁，位於控制閘以及閘間介電層之側壁，且浮置閘與抹除閘相鄰之一側為具有尖角之包覆輪廓，凸出於間隙壁之縱表面。選擇閘位於第一閘極堆疊結構之第一側的基底上。抹除閘位於第一閘極堆疊結構之第二側的基底上。源極區位於抹除閘下方的基底中。汲極區位於選擇閘之一側的基底中。第一介電層位於第一閘極堆疊結構與抹除閘之間以及第一閘極堆疊結構與源極區之間。第二介電層位於選擇閘與基底之間。
依照本發明一實施例所述，上述抹除閘在對應上述浮置閘之上述尖角之處具有一內凹之輪廓。
依照本發明一實施例所述，上述第一介電層共形覆蓋於上述第一閘極堆疊結構之表面以及上述源極區之表面上。
依照本發明一實施例所述，上述間隙壁與上述浮置閘之間更包括緩衝層。
依照本發明一實施例所述，上述第一閘極堆疊結構更包括頂蓋層位於上述控制閘上。
依照本發明一實施例所述，上述非揮發性記憶體更包括第二閘極堆疊結構與另一汲極區。第二閘極堆疊結構與第一閘極堆疊結構具有相同的結構，共構成閘極堆疊結構組。另一汲極區位於第二閘極堆疊結構之一側的基底中。
本發明還提出一種非揮發性記憶體之製造方法。此方法包括於基底上依序形成穿隧介電層以及圖案化的第一導體層。接著，於圖案化的第一導體層的第一表面上堆疊圖案化的閘間介電層與圖案化的第二導體層，裸露出上述圖案化的第一導體層的第二表面。前述第二表面與前述第一表面相鄰。然後，於基底上覆蓋保護層，僅裸露出圖案化的第一導體層的第一側壁。之後，於圖案化的第一導體層的第一側壁形成凹口，使其具有尖角之輪廓。其後，於鄰近圖案化的第一導體層的第一側壁的基底中形成源極區。繼之，移除第二表面上的部分保護層，使圖案化的第一導體層之尖角裸露出來。之後，於圖案化的第一導體層的第二側壁以外之基底中形成汲極區。
依照本發明實施例所述，上述形成保護層的步驟包括於上述圖案化的第一導體層的上述第二表面上形成緩衝層，接著，於上述緩衝層上以及上述圖案化的第二導體層的第一側的基底上形成間隙壁與遮蔽層。間隙壁位於上述圖案化的第二導體層與遮蔽層之間。
依照本發明實施例所述，移除上述第二表面上的部分上述保護層係移除上述遮蔽層及其下方的上述緩衝層，使上述圖案化的第一導體層之上述尖角裸露出來。
依照本發明實施例所述，形成上述圖案化的第一導體層、上述圖案化的閘間介電層與上述圖案化的第二導體層、上述緩衝層、上述間隙壁與上述遮蔽層的步驟包括於上述穿隧介電層上形成第一導體層，裸露出部分上述穿隧介電層。接著，於上述第一導體層上形成上述圖案化的閘間介電層與上述圖案化的第二導體層。之後，移除上述圖案化的第二導體層第一側之部分的上述第一導體層。之後，於上述圖案化的第二導體層第二側之上述第一導體層上形成緩衝材料層。其後，於上述圖案化的第二導體層的側壁、上述圖案化的閘間介電層的側壁以及上述上述圖案化的第一導體層的第二側壁形成上述間隙壁與上述遮蔽層，裸露上述第二側之上述緩衝材料層。之後，移除上述第二側之上述遮蔽層所裸露的上述緩衝層及其下方的上述第一導體層，留下的上述第一導體層為上述上述圖案化的第一導體層。
依照本發明實施例所述，上述遮蔽層的形成方法包括於上述基底上形成遮蔽材料層，接著，於上述基底上形成第一罩幕層。第一罩幕層具有一開口，裸露出上述第二側之上述遮蔽材料層。之後，非等向性蝕刻上述開口所裸露的上述遮蔽材料層，裸露出上述緩衝層。
依照本發明實施例所述，上述遮蔽材料層的材質與上述間隙壁之材質不同。
依照本發明實施例所述，上述遮蔽材料層的材質包括氧化矽、碳化矽、碳氮化矽、碳氧化矽、碳氮氧化矽或其組合。
依照本發明實施例所述，上述遮蔽材料層的材質包括以矽酸四乙酯做為反應氣體所形成之氧化矽。
依照本發明實施例所述，上述緩衝材料層的材質包括氧化矽。
依照本發明實施例所述，上述緩衝材料層的形成方法包括進行熱氧化製程。
依照本發明實施例所述，上述圖案化的第一導體層的上述第一側壁形成上述凹口的方法包括等向性蝕刻製程。
依照本發明實施例所述，形成上述汲極區之前更包括移除未被上述圖案化之上述第一導體層覆蓋的上述穿隧介電層，裸露出上述基底表面。上述間隙壁、上述第二導體層、上述圖案化的閘間介電層、上述圖案化的第一導體層以及上述穿隧介電層構成第一閘極堆疊結構。接著，於上述基底上形成第一介電層，覆蓋上述間隙壁與上述圖案化的第二導電層以及上述源極區。之後，於上述第一閘極堆疊結構與上述汲極區之間的上述基底上形成第二介電層。然後，於上述源極區上方形成抹除閘並且於上述第二介電層上形成選擇閘。
依照本發明實施例所述，上述第一閘極堆疊結構更包括頂蓋層，位於上述第二導體層上。
依照本發明實施例所述，上述非揮發性記憶體之製造方法更包括在形成上述第一閘極堆疊結構時，同時於上述基底上形成第二閘極堆疊結構。上述第一閘極堆疊結構與上述第二閘極堆疊結構構成閘極堆疊結構組，並且在形成上述汲極區的同時，於上述第二閘極堆疊結構之一側形成另一汲極區。
基於上述，本發明實施例之非揮發性記憶體元件，其浮置閘側邊具有尖角之包覆輪廓，可以增加電場強度，改善抹除的效率與可靠度，提升抹除的效能，而且可以增加讀取電流的強度。
本發明實施例之非揮發性記憶體元件的製造方法，可以利用簡單且易於控制的製程來形成側邊具有尖角之包覆輪廓的浮置閘，且所形成之浮置閘的輪廓一致性相當高。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G為依照本發明一實施例所繪示之非揮發性記憶體的製造方法之流程剖面示意圖。
首先，請參照圖1A，於基底100上形成穿隧介電層102。基底100可以是半導體基底，例如是矽基底。基底100中可以依據實際的需要進行摻雜，形成一個井區或數個井區，此部分為習知技術於此不贅述。穿隧介電層102之材質例如是氧化矽，穿隧介電層102之形成方法例如是熱氧化法。穿隧介電層102的厚度例如是約為70至130埃。
接著，於穿隧介電層102上形成導體層104，其材質例如是摻雜的多晶矽。導體層104之形成方法例如是利用化學氣相沈積法形成未摻雜多晶矽層後，進行離子植入步驟以形成之。導體層104之形成方法也可以是利用化學氣相沈積法形成摻雜多晶矽層並在臨場進行摻雜。導體層104的厚度例如是約為150至300埃。
然後，於導體層104上形成閘間介電層106。閘間介電層106可以是由單層材料層或是多層材料層所構成之堆疊結構。閘間介電層106之材質例如是氧化矽/氮化矽/氧化矽(ONO)堆疊層，其形成步驟例如是先以熱氧化法形成一層氧化矽層後，利用化學氣相沈積法於氧化矽層上形成氮化矽層，接著再用濕氫以及氧氣(H2 /O2 )氧化部分氮化矽層而形成另一層氧化矽層。氧化矽/氮化矽/氧化矽(ONO)堆疊層的厚度例如分別是約為30至60埃/40至70埃/30至60埃。當然，閘間介電層106的材質也可以是氧化矽或氧化矽/氮化矽(ON)堆疊層等，其形成方法例如是依照其材質以不同的反應氣體進行化學氣相沈積法。
之後，於閘間介電層106上形成導體層108。導體層108可以是單層或是多層材料所構成之堆疊層。導體層108的材質例如是摻雜的多晶矽、金屬矽化物層、金屬或其組合。在一實施例中，導體層108是由摻雜多晶矽層所構成。在另一實施例中，導體層108是由摻雜多晶矽層107以及金屬矽化物層110所構成。摻雜多晶矽層107之形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之，也可以是利用化學氣相沈積法形成摻雜多晶矽層並在臨場進行摻雜。摻雜多晶矽層107的厚度例如是約為400至600埃。金屬矽化物層110之材質例如是耐火金屬之矽化物，耐火金屬例如是鎳、鈷、鈦、銅、鉬、鉭、鎢、鉺、鋯、鉑與該些金屬的合金之其中之一。金屬矽化物層110的厚度例如是約為600至1000埃。在另一實施例中，還可在金屬矽化物層110上形成頂蓋層112，以保護導體層108在後續製程(例如，蝕刻製程)中不會受到損傷(damage)，而此頂蓋層112的材質可例如是氧化矽、氮化矽或其他合適之材料。頂蓋層112的厚度例如是約為700至1500埃。
之後，請參照圖1B，將頂蓋層112以及導體層108圖案化成頂蓋層112a以及導體層108a，裸露出閘間介電層106。圖案化的方法例如是於基底100上形成圖案化的罩幕層(未繪示)，再透過蝕刻製程移除部分的頂蓋層112以及導體層108。圖案化的罩幕層的材質例如是光阻或是氮化矽。圖案化的罩幕層形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。在形成圖案化的罩幕層時所使用的光罩例如是用於定義出控制閘(字元線)的光罩，使得經圖案化之導體層108a做為控制閘(字元線)。之後，進行熱氧化製程，於導體層108a的側壁形成襯層114，並進行蝕刻製程，以全面性移除未被頂蓋層112覆蓋的閘間介電層106，留下頂蓋層112下方的閘間介電層106a，裸露出導體層104。熱氧化製程與閘間介電層106的移除製程可以依據實際的需要調整施行的順序。在一實施例中，可以先進行熱氧化製程，之後再進行閘間介電層106的移除製程。在另一實施例中，則可以先進行閘間介電層106的移除製程，之後再進行熱氧化製程。熱氧化製程例如是快速熱回火製程(RTA)或是快速熱氧化製程(RTO)。閘間介電層106的移除製程可以採用非等向性蝕刻法，例如是乾式蝕刻法，或是利用等向性蝕刻法，例如是濕式蝕刻法。
然後，請參照圖1C，移除頂蓋層112a一側(圖式中兩頂蓋層112a外側)之部分導體層104，直至暴露出穿隧介電層102表面，留下導體層104a。上述移除導體層108一側之導體層104的方法例如是形成一層圖案化的罩幕層116，以覆蓋住部分的頂蓋層112a及其之間的導體層104a。圖案化的罩幕層116例如是經曝光與顯影等製程而形成之圖案化的光阻層。然後，以此圖案化的罩幕層116為罩幕，蝕刻未被覆蓋住的導體層104。蝕刻導體層104的方法可以採用非等向性蝕刻法，例如是乾式蝕刻法。
隨後，請參照圖1D，移除圖案化的罩幕層116。之後，在導體層108a之間的導體層104a的表面上形成緩衝材料層118。緩衝材料層118之材質例如是氧化矽。緩衝材料層118的厚度例如是約為70至110埃。緩衝材料層118的形成方法例如是進行熱氧化製程，使兩頂蓋層112a之間所裸露的導體層104a的表面氧化。熱氧化製程例如是快速熱氧化製程。
之後，在頂蓋層112a、導體層108a與閘間介電層106a的側壁形成間隙壁120。間隙壁120的材質例如是氮化矽、氧化矽或其組合，或其他合適的介電材料。間隙壁120的形成方法例如是以化學氣相沈積法於基底100上方順應性地形成間隙壁材料層(未繪示)，其厚度例如是約為100至200埃。之後，移除部分的間隙壁材料層以形成之。上述移除部分的間隙壁材料層以形成間隙壁120的方法例如是進行全面性蝕刻製程(blanket etch process)。全面性蝕刻製程採用非等向性蝕刻法，例如是乾式蝕刻法。
之後，形成遮蔽材料層122，覆蓋穿隧介電層102、間隙壁120、頂蓋層112a以及緩衝材料層118。遮蔽材料層122之材質與間隙壁120之材質不同。遮蔽材料層122之材質例如是氧化矽、碳化矽(SiC)、碳氮化矽(silicon carbonitride，SiCN)、碳氧化矽(silicon carbon oxide，SiCO)、碳氮氧化矽(silicon carbon oxynitride，SiCON)或其組合。遮蔽材料層122的形成方法例如是化學氣相沈積法。遮蔽材料層122的厚度例如是100至500埃。在一實施例中，遮蔽材料層122之材質為氧化矽，其形成方法例如是以矽酸四乙酯(Tetraethyl Orthosilicate，TEOS)做為反應氣體源，利用化學氣相沈積法來形成之，所形成的氧化矽簡稱為TEOS氧化矽。在另一實施例中，遮蔽材料層122之材質為氧化矽，其形成方法例如是利用高溫熱氧化法(HTO)來形成之。
接著，請參照圖1E，於基底100上形成圖案化的罩幕層124，圖案化的罩幕層124具有開口126，至少裸露出二頂蓋層112a之間的遮蔽材料層122。圖案化的罩幕層124的厚度例如是約為4000至5000埃。圖案化的罩幕層124例如是經曝光與顯影等製程而形成之圖案化的光阻層。
之後，非等向性蝕刻開口126所裸露的遮蔽材料層122。遮蔽材料層122經非等向性蝕刻之後分成遮蔽層122a與遮蔽層122b。遮蔽層122b之輪廓類似間隙壁120之輪廓，裸露出緩衝材料層118(未繪示)。接著，移除未被遮蔽層122b覆蓋的緩衝材料層118及其下方的導體層104，直至裸露出穿隧介電層106表面，留下的緩衝材料層為緩衝層118a。前述非等向性蝕刻以及移除緩衝材料層118及其下方的導體層104的方法例如是乾式蝕刻法。至此，導體層104a的第一表面E上堆疊了閘間介電層106a、導體層108a與頂蓋層112a。導體層104a的第二表面F則覆蓋了緩衝層118a、間隙壁120以及遮蔽層122b。緩衝層118a上方的間隙壁120自頂蓋層112a的側壁延伸覆蓋至閘間介電層106a之間各層的側壁，但使得導體層104的側壁G裸露出來。緩衝層118a上的遮蔽層122b則覆蓋於間隙壁120外圍。間隙壁120以及遮蔽層122a不僅自頂蓋層112a的側壁延伸覆蓋至閘間介電層106a之各層的側壁，還覆蓋導體層104a的側壁H。換個角度來說，遮蔽層122a、122b、間隙壁120與緩衝層118a可以視為一個保護層150，其覆蓋基底100上的各層，僅裸露出導體層104a的側壁G。
其後，以罩幕層124為罩幕，進行離子植入步驟，以於開口126下方的基底100中植入摻質而形成源極區128。
之後，請參照圖1F，移除圖案化的罩幕層124。然後，以圖1E所示的保護層150為罩幕(更具體地說，係以遮蔽層122a與122b為罩幕)，移除未被保護層150所覆蓋之第一側壁G的部分導體層104a，使留下來的導體層104b的第一側壁G具有凹口150，形成具有上尖角(銳角)A以及下尖角B之輪廓(warp around profile)的導體層104b。移除遮蔽層122a下方之部分導體層104a的方法例如是等向性蝕刻法，例如是以溴化氫與氯氣作為蝕刻氣體，進行乾式蝕刻製程。
然後，移除外圍之遮蔽層122a及其下方的穿隧介電層102a，裸露出基底100表面，並且移除內側之遮蔽層122b 及其下方的緩衝層118a，俾使導體層104b的上尖角A裸露出來，但將間隙壁120下方的緩衝層118b留下來。導體層104b係做為浮置閘，自閘間介電層106下方延伸至兩個導體層108a之間的間隙壁120下方，並且其上尖角(銳角)A以及下尖角B皆凸出於內側之間隙壁120之縱表面120a。換言之，可以將導體層104b視為由第一部分200與第二部分300所構成。第一部分200係與閘間介電層106a接觸的部分；第二部分300則是包覆於第一部分200周圍，為具有尖角(銳角)A以及下尖角B的凸緣結構，此凸緣結構凸出於間隙壁120之縱表面120a。
接著，於基底200上形成介電層130，以共形覆蓋間隙壁120、頂蓋層112a及導體層104b。介電層130例如是高溫氧化矽(high temperature oxide，HTO)層。介電層130的厚度約為70至130埃左右，且源極區128上方之介電層130的厚度會較厚。介電層130的形成方法例如是先形成介電材料層(未繪示)，以覆蓋穿隧介電層102a、間隙壁120a、頂蓋層112a以及導體層104b。然後，再形成圖案化的罩幕層(未繪示)，覆蓋住間隙壁120以及頂蓋層112a上方的介電材料層並填滿二導體層108a之間的間隙，然後以此圖案化的罩幕層為蝕刻罩幕，移除部分的介電材料層以形成之。
接著，於介電層130外圍的基底200上形成介電層131。介電層131例如是低壓氧化矽(low voltage oxide，LV oxide)層，其厚度為60至70埃之間。之後，於基底100上形成導體層132，以覆蓋住介電層130以及介電層131。導體層132的材質例如是摻雜的多晶矽，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層，之後進行離子植入步驟，或在沈積的同時臨場摻雜。導體層132的厚度例如是約為2000至3000埃。
之後，請參照圖1G，移除部分的導體層132，以於源極區128上方形成抹除閘132a，並且於間隙壁120之側壁上形成選擇閘132b。上述移除部分的導體層132之方法例如是進行全面性蝕刻製程。抹除閘132a在對應第一導電層104b(浮置閘)之尖角A與B之處分別具有內凹C、D之輪廓。抹除閘132a與源極區128之間的介電層132做為抹除閘介電層；抹除閘132a與導體層(浮置閘)104b之間做為穿隧介電層；選擇閘132b與基底100之間的介電層131做為選擇閘介電層。然後，在選擇閘132a外側之基底100中形成汲極區134，其中汲極區134與選擇閘132a不相鄰。汲極區134的形成方法例如是進行離子植入製程。汲極區134中的摻質與源極區128中的摻雜具有相同的導電型，例如是同為N型或是同為P型。汲極區134中的摻質與源極區128之間為通道區136。
後續完成非揮發性記憶體之製程為習知技術者所周知，在此不再贅述。
請再參照圖1G，本實施例之非揮發性記憶體是由基底100、閘極堆疊結構140、源極區128、汲極區134、介電層130與131、抹除閘132a以及選擇閘132b所構成。
在一實施例中，兩個相鄰閘極堆疊結構140為一個閘極堆疊結構組。抹除閘132a位於兩個相鄰閘極堆疊結構140之間。選擇閘132b位於兩個相鄰閘極堆疊結構140之外側。源極區128設置於二閘極堆疊結構140之間的抹除閘132a下方的基底100中。汲極區134設置於選擇閘132b外側之基底100中，且汲極區134不與選擇閘132b相連。介電層130設置於閘極堆疊結構140表面及源極區128上。更具體地說，介電層130分隔閘極堆疊結構140與選擇閘132b，且分隔閘極堆疊結構140與抹除閘132a，且分隔抹除閘132a與源極區128。介電層131則設置於選擇閘132b外側之基底100上方，分隔基底100與選擇閘132b。
閘極堆疊結構140設置於基底100上。在一實施例中，閘極堆疊結構140是由穿隧介電層102a、導體層(浮置閘)104b、閘間介電層106a、導體層(控制閘)108a以及間隙壁120所構成。穿隧介電層102a設置於基底100上。導體層(浮置閘)104b設置於穿隧介電層102上。導體層(浮置閘)104b的側壁具有凹口150，形成具有尖角(銳角)A與B的包覆輪廓(warp around profile)。閘間介電層106設置於導體層(浮置閘)104b與控制閘108a之間。導體層(控制閘)108a設置於閘間介電層106上。鄰近汲極區134(外側)的間隙壁120設置於導體層(控制閘)108a、閘間介電層106a以及導體層(浮置閘)104b的側壁；而鄰近源極區128(內側)的間隙壁120則設置於導體層(控制閘)108a的側壁以及閘間介電層106a的側壁。間隙壁120與下方的導體層104b以緩衝層118b相隔，且導體層(浮置閘)104b的上尖角(銳角)A以及下尖角B皆凸出於內側之間隙壁120之縱表面120a。抹除閘132a在對應導體層104b之尖角A、B之處分別具有內凹C、D之輪廓。
在另一實施例中，閘極堆疊結構140除了包括穿隧介電層102a、導體層(浮置閘)104b、閘間介電層106a、導體層(控制閘)108a以及間隙壁120之外，在導體層108a上方更包括頂蓋層112a。另外，在又一實施例中，間隙壁120與導體層108a之間還可包括襯層114。
綜上所述，本發明實施例之非揮發性記憶體可以利用簡單且易於控制的製程來形成側邊具有尖角的包覆輪廓的浮置閘。各個浮置閘的輪廓一致性相當高，且浮置閘的尖角處具有相當高的電場強度，可以改善抹除的效率與可靠度，提升抹除的效能，而且可以增加讀取電流的強度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
102、102a．．．穿隧介電層
130、131．．．介電層
104、104a、104b、108、108a、132．．．導體層
106、106a．．．閘間介電層
107．．．摻雜多晶矽
110．．．金屬矽化物層
112、112a．．．頂蓋層
114．．．襯層
116、124．．．圖案化的罩幕層
118．．．緩衝材料層
118a、118b．．．緩衝層
120．．．間隙壁
120a．．．縱表面
122．．．遮蔽材料層
122a、122b．．．遮蔽層
126．．．開口
128．．．源極區
132a．．．抹除閘
132b．．．選擇閘
134．．．汲極區
136．．．通道區
140．．．閘極堆疊結構
150．．．凹口
160．．．保護層
200、300．．．部分
A、B．．．尖角
C、D．．．內凹
E、F．．．表面
G、H．．．側壁
圖1A至圖1G為依照本發明一實施例所繪示之非揮發性記憶體的製造方法之流程剖面示意圖。
100．．．基底
102a．．．穿隧介電層
104b、108a．．．導體層
106a．．．閘間介電層
107．．．摻雜多晶矽
110．．．金屬矽化物層
112a．．．頂蓋層
114．．．襯層
118b．．．緩衝層
120．．．間隙壁
120a．．．縱表面
128．．．源極區
130、131．．．介電層
132a．．．抹除閘
132b．．．選擇閘
134．．．汲極區
136．．．通道區
140．．．閘極堆疊結構
150．．．凹口
200、300．．．部分
A、B．．．尖角
C、D．．．內凹
G．．．側壁

Claims (20)

  1. 一種非揮發性記憶體，包括：一基底；一第一閘極堆疊結構，位於該基底上；一選擇閘，位於該第一閘極堆疊結構之第一側的該基底上；一抹除閘，位於該第一閘極堆疊結構之第二側的該基底上；一源極區，位於該抹除閘下方的該基底中；一汲極區，位於該選擇閘之一側的該基底中；一第一介電層，位於該第一閘極堆疊結構與該抹除閘之間以及該第一閘極堆疊結構與該源極區之間；以及一第二介電層，位於該選擇閘與該基底之間，其中該第一閘極堆疊結構包括：由下而上依序堆疊的一穿隧介電層、一浮置閘、一閘間介電層與一控制閘；以及一間隙壁，位於該控制閘以及該閘間介電層之側壁，其中該浮置閘與該抹除閘相鄰之一側為具有一尖角之包覆輪廓，該尖角凸出於該間隙壁之縱表面之外。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該抹除閘在對應該浮置閘之該尖角之處具有一內凹之輪廓。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一介電層共形覆蓋於該第一閘極堆疊結構之表面以 及該源極區之表面上。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中該間隙壁與該浮置閘之間更包括一緩衝層。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一閘極堆疊結構更包括一頂蓋層位於該控制閘上。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，更包括：一第二閘極堆疊結構，該第二閘極堆疊結構與該第一閘極堆疊結構具有相同的結構，共構成一閘極堆疊結構組；以及一另一汲極區，位於該第二閘極堆疊結構之一側的該基底中。
  7. 一種非揮發性記憶體之製造方法，包括：於一基底上依序形成一穿隧介電層以及一圖案化的第一導體層；於該圖案化的第一導體層的一第一表面上依序堆疊一圖案化的閘間介電層與圖案化的第二導體層，裸露出該圖案化的第一導體層的一第二表面，該第二表面與該第一表面相鄰；於該基底上覆蓋一保護層，僅裸露出該圖案化的第一導體層的一第一側壁；於該圖案化的第一導體層的該第一側壁形成凹口，使其具有一尖角之輪廓；於鄰近該圖案化的第一導體層的該第一側壁的該基 底中形成一源極區；移除該第二表面上的部分該保護層，使該圖案化的第一導體層之該尖角裸露出來；以及於該圖案化的第一導體層的一第二側壁以外之該基底中形成一汲極區。
  8. 如申請專利範圍第7項所述之非揮發性記憶體之製造方法，其中形成該保護層的步驟包括：於該圖案化的第一導體層的該第二表面上形成一緩衝層；以及於該緩衝層上以及該圖案化的第二導體層的一第一側的該基底上形成一間隙壁與一遮蔽層，其中該間隙壁位於該圖案化的第二導體層與該遮蔽層之間。
  9. 如申請專利範圍第8項所述之非揮發性記憶體之製造方法，其中移除該第二表面上的部分該保護層係移除該遮蔽層及其下方的該緩衝層，使該圖案化的第一導體層之該尖角裸露出來。
  10. 如申請專利範圍第8項所述之非揮發性記憶體之製造方法，其中形成該圖案化的第一導體層、該圖案化的閘間介電層與該圖案化的第二導體層、該緩衝層、該間隙壁與該遮蔽層的步驟包括：於該穿隧介電層上形成一第一導體層，裸露出部分該穿隧介電層；於該第一導體層上形成該圖案化的閘間介電層與該圖案化的第二導體層； 移除該圖案化的第二導體層第一側之部分的該第一導體層；於該圖案化的第二導體層第二側之該第一導體層上形成一緩衝材料層；於該圖案化的第二導體層的側壁、該圖案化的閘間介電層的側壁以及該圖案化的第一導體層的第二側壁形成該間隙壁與該遮蔽層，裸露該第二側之該緩衝材料層；以及移除該第二側之該遮蔽層所裸露的該緩衝材料層及其下方的該第一導體層，留下的該第一導體層為上述該圖案化的第一導體層，以及留下的該緩衝材料層為上述該緩衝層。
  11. 如申請專利範圍第10項所述之非揮發性記憶體之製造方法，其中該遮蔽層的形成方法包括：於該基底上形成一遮蔽材料層；於該基底上形成一第一罩幕層，該第一罩幕層具有一開口，裸露出該第二側之該遮蔽材料層；以及非等向性蝕刻該開口所裸露的該遮蔽材料層，裸露出該緩衝層。
  12. 如申請專利範圍第11項所述之非揮發性記憶體之製造方法，其中該遮蔽材料層的材質與該間隙壁之材質不同。
  13. 如申請專利範圍第11項所述之非揮發性記憶體之製造方法，其中該遮蔽材料層的材質包括氧化矽、碳化矽、碳氮化矽、碳氧化矽、碳氮氧化矽或其組合。
  14. 如申請專利範圍第11項所述之非揮發性記憶體之製造方法，其中該遮蔽材料層的材質包括以矽酸四乙酯做為反應氣體所形成之氧化矽。
  15. 如申請專利範圍第10項所述之非揮發性記憶體之製造方法，其中該緩衝材料層的材質包括氧化矽。
  16. 如申請專利範圍第10項所述之非揮發性記憶體之製造方法，其中該緩衝材料層的形成方法包括進行一熱氧化製程。
  17. 如申請專利範圍第7項所述之非揮發性記憶體之製造方法，其中於該圖案化的第一導體層的該第一側壁形成該凹口的方法包括等向性蝕刻製程。
  18. 如申請專利範圍第7項所述之非揮發性記憶體之製造方法，其中形成該汲極區之前更包括：移除未被該圖案化之該第一導體層覆蓋的該穿隧介電層，裸露出該基底表面，其中該間隙壁、該圖案化的第二導體層、該圖案化的閘間介電層、該圖案化的第一導體層以及該穿隧介電層構成一第一閘極堆疊結構；於該基底上形成一第一介電層，覆蓋該間隙壁與該圖案化的第二導電層以及該源極區；於該汲極區與該第一閘極堆疊結構之間的該基底上形成一第二介電層；以及於該源極區上方形成一抹除閘並且於該第二介電層上形成一選擇閘。
  19. 如申請專利範圍第18項所述之非揮發性記憶體 之製造方法，其中該第一閘極堆疊結構更包括一頂蓋層，位於該第二導體層上。
  20. 如申請專利範圍第18項所述之非揮發性記憶體之製造方法，更包括在形成該第一閘極堆疊結構時，同時於該基底上形成一第二閘極堆疊結構，該第一閘極堆疊結構與該第二閘極堆疊結構構成一閘極堆疊結構組，並且在形成該汲極區的同時，於該第二閘極堆疊結構之一側形成另一汲極區。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652912B2 (en) * 2006-12-08 2014-02-18 Micron Technology, Inc. Methods of fabricating a transistor gate including cobalt silicide
US8829575B2 (en) * 2012-12-26 2014-09-09 United Microelectronics Corp. Semiconductor structure and process thereof
US9153455B2 (en) * 2013-06-19 2015-10-06 Micron Technology, Inc. Methods of forming semiconductor device structures, memory cells, and arrays
JP6238235B2 (ja) * 2014-06-13 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
KR101552921B1 (ko) * 2014-09-29 2015-09-15 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그 제조 방법
TWI555120B (zh) * 2014-10-14 2016-10-21 力晶科技股份有限公司 半導體元件及其製作方法
TWI566381B (zh) * 2014-12-05 2017-01-11 力晶科技股份有限公司 非揮發性記憶體及其製造方法
TWI563637B (en) * 2015-02-02 2016-12-21 Iotmemory Technology Inc Non-volatile memory and manufacturing method thereof
TWI581373B (zh) * 2015-02-17 2017-05-01 力晶科技股份有限公司 非揮發性記憶體及其製造方法
CN106298672B (zh) * 2015-05-15 2019-05-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
CN106328653B (zh) * 2015-07-07 2023-04-18 物联记忆体科技股份有限公司 非易失性存储器及其制造方法
KR102523125B1 (ko) * 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US10535670B2 (en) * 2016-02-25 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN108231778B (zh) * 2016-12-09 2022-07-12 联华电子股份有限公司 半导体元件及其制作方法
US10431265B2 (en) 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system
US10269815B2 (en) * 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107221495B (zh) * 2017-06-05 2018-07-20 睿力集成电路有限公司 一种半导体器件结构及其制备方法
US10636797B2 (en) 2018-04-12 2020-04-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN110838496B (zh) * 2018-08-17 2023-04-07 旺宏电子股份有限公司 存储器元件及其制造方法
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
CN111696989B (zh) * 2019-03-15 2023-04-18 华邦电子股份有限公司 存储元件及其制造方法
TWI696273B (zh) * 2019-05-15 2020-06-11 力晶積成電子製造股份有限公司 具有輔助閘的快閃記憶體暨其製作方法
US11282931B2 (en) * 2019-07-31 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11239181B2 (en) * 2019-10-24 2022-02-01 Micron Technology, Inc. Integrated assemblies
TWI721690B (zh) * 2019-12-06 2021-03-11 華邦電子股份有限公司 記憶體結構及其製造方法
CN111933644B (zh) * 2020-08-10 2024-02-02 合肥晶合集成电路股份有限公司 闪存单元及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362048B1 (en) * 2000-11-02 2002-03-26 Winbond Electronics Corp. Method of manufacturing floating gate of flash memory
US20030227047A1 (en) * 2002-06-11 2003-12-11 Cheng-Yuan Hsu Split-gate flash memory structure and method of manufacture
US20080099789A1 (en) * 2006-11-01 2008-05-01 Alexander Kotov Self-aligned method of forming a semiconductor memory array of floating gate memory cells with source side erase, and a memory array made thereby

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
FR2693308B1 (fr) * 1992-07-03 1994-08-05 Commissariat Energie Atomique Memoire eeprom a triples grilles et son procede de fabrication.
JP4290548B2 (ja) * 2001-08-06 2009-07-08 エヌエックスピー ビー ヴィ アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法
KR100432888B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
TW586221B (en) * 2003-03-20 2004-05-01 Powerchip Semiconductor Corp Flash memory with selective gate within a substrate and method of fabricating the same
JP3854247B2 (ja) * 2003-05-30 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
TWI235462B (en) * 2004-07-21 2005-07-01 Powerchip Semiconductor Corp Nonvolatile memory and manufacturing method thereof
US7567458B2 (en) 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US8148768B2 (en) 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362048B1 (en) * 2000-11-02 2002-03-26 Winbond Electronics Corp. Method of manufacturing floating gate of flash memory
US20030227047A1 (en) * 2002-06-11 2003-12-11 Cheng-Yuan Hsu Split-gate flash memory structure and method of manufacture
US20080099789A1 (en) * 2006-11-01 2008-05-01 Alexander Kotov Self-aligned method of forming a semiconductor memory array of floating gate memory cells with source side erase, and a memory array made thereby

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