TWI419267B - 記憶元件與其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件的結構及其製造方法，且特別是有關於一種記憶元件的結構及其製造方法。
電荷捕捉型記憶元件是一種新的非揮發性記憶體。其是採用諸如是氮化矽電荷捕捉層來取代傳統的快閃記憶元件中的多晶矽浮置閘層。由於電荷捕捉層的材質具有捕捉電子的特性，因此，注入於電荷捕捉層中的電子並不會均勻分布於整個電荷捕捉層中，而是以高斯分布的方式集中於電荷捕捉層的局部區域上。由於注入於電荷捕捉層的電子僅集中於局部的區域，因此，對於隧穿氧化層其缺陷的敏感度較小，元件漏電流的現象較不易發生。
請參照圖1，所示為習知之電荷捕捉型記憶元件剖面局部放大圖，此圖中包括基底100、電荷捕捉層102以及閘極導體層104，其中電荷捕捉層102由第一氧化物層102a、氮化物層102b、第二氧化物層102c所構成。由於在習知製造快閃記憶體的過程中，進行位元線蝕刻(Bit－line Etching)之後，會造成基底表面蝕刻過深而有矽損失(Silicon－loss)的情況發生，此矽損失將會在多晶矽再氧化(poly re－oxidation)的過程中，導致過厚的氧化物入侵(Oxide Encroachment)現象，如圖1中的E1處所示。第一氧化物層102a在邊緣區域的擴大，使得電荷進入氮化物層102b變得較為困難，進而影響元件效能。具體的說，元件在經過多次的耐久循環電壓(Endurance Cycling)測試之後抹除效率(Erase Efficiency)會衰退(Degrade)而影響電荷的保存能力。
本發明就是在提供一種記憶體的製造方法，可以減少製程中的氧化物入侵現象。
本發明就是在提供一種記憶體的結構，此結構之電荷補捉層的氮化物層的剖面寬度大於閘極層的剖面寬度，可減少氧化物入侵至閘極層所覆蓋之範圍。
本發明提出一種記憶元件的製造方法。此方法包括形成包含一閘極介電層結構之一電荷儲存結構。接著，在該電荷儲存結構上形成一閘極導體層。其後，圖案化閘極導體層以及至少部份電荷儲存結構，使圖案化後之電荷儲存結構之剖面大致呈一梯形或類梯形，其中電荷儲存結構接近閘極導體層為短邊而接近基底為長邊。
依照本發明實施例所述，上述之記憶元件的製造方法中，圖案化閘極導體層以及至少部份電荷儲存結構製程為乾式蝕刻製程。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構包括電荷捕捉層，位於閘極介電層結構上。
依照本發明實施例所述，上述之記憶元件的製造方法中，閘極介電層結構包括第一氧化物層；電荷捕捉層包括氮化物層。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構還包括第二氧化物層，在閘極導體層與電荷捕捉層之間。
依照本發明實施例所述，上述之記憶元件的製造方法中，圖案化閘極導體層以及至少部份電荷儲存結構製程包括以基底表面為蝕刻終止層，圖案化閘極介電層結構、電荷捕捉層以及第二氧化物層。
依照本發明實施例所述，上述之記憶元件的製造方法中，圖案化閘極導體層以及至少部份電荷儲存結構製程包括以閘極介電層結構為蝕刻終止層，圖案化第二氧化物層與電荷捕捉層。
依照本發明實施例所述，上述之記憶元件的製造方法中，圖案化閘極導體層以及至少部份電荷儲存結構製程是以閘極介電層結構為蝕刻終止層，圖案化電荷捕捉層。
依照本發明實施例所述，上述之記憶元件的製造方法中，在形成閘極導體層後與進行圖案化該閘極導體層以及至少部份電荷儲存結構製程前更包括在閘極導體層上依序形成頂蓋層與光阻層；且在圖案化閘極導體層以及至少部份電荷儲存結構製程後更包括移除光阻層。
本發明又提出一種記憶元件的製造方法。此方法包括形成包含閘極介電層結構之電荷儲存結構。接著，在電荷儲存結構上形成閘極導體層。之後，在閘極導體層上形成頂蓋層。其後，圖案化頂蓋層、閘極導體層以及至少部份電荷儲存結構。之後，進行氧化製程，使未被閘極導體層覆蓋的部分電荷儲存結構形成一第三氧化物層，並在頂蓋層與該閘極導體層裸露的表面形成氧化矽襯層。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構包括電荷捕捉層位於閘極介電層結構上。
依照本發明實施例所述，上述之記憶元件的製造方法中，閘極介電層結構包括第一氧化物層；電荷捕捉層包括氮化物層。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構更包括一第二氧化物層，在閘極導體層與電荷捕捉層之間。
依照本發明實施例所述，上述之記憶元件的製造方法中，在圖案化頂蓋層、閘極導體層以及至少部份電荷儲存結構後與進行氧化製程前，更包括進行濕式蝕刻製程，以去除未被閘極導體層覆蓋的第三氧化層。
依照本發明實施例所述，上述之記憶元件的製造方法中，濕式蝕刻製程包括氫氟酸水溶液。
依照本發明實施例所述，上述之記憶元件的製造方法中，氧化製程包括一濕式熱氧化製程。
依照本發明實施例所述，上述之記憶元件的製造方法中，在進行該氧化製程後，電荷捕捉層之剖面呈接近閘極導體層為短邊而接近基底為長邊的梯形或類梯形。
依照本發明實施例所述，上述之記憶元件的製造方法中，圖案化頂蓋層、閘極導體層以及至少部份電荷儲存結構製程包括乾式蝕刻製程。
本發明提出一種記憶元件的製造方法。此方法包括形成包含閘極介電層結構之電荷儲存結構。接著，在電荷儲存結構上形成閘極導體層。之後，在閘極導體層上形成頂蓋層。其後，圖案化頂蓋層與閘極導體層。繼之，在頂蓋層與閘極導體層的側壁上形成間隙壁。之後，以頂蓋層與間隙壁為罩幕，進行蝕刻製程，以去除未被頂蓋層以及間隙壁所覆蓋的電荷儲存結構。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構包括電荷捕捉層位於閘極介電層結構上。
依照本發明實施例所述，上述之記憶元件的製造方法中，閘極介電層結構包括第一氧化物層；電荷捕捉層包括氮化物層。
依照本發明實施例所述，上述之記憶元件的製造方法中，電荷儲存結構更包括第二氧化物層，在閘極導體層與電荷捕捉層之間，並且蝕刻製程更包括去除未被頂蓋層以及間隙壁所覆蓋的第二氧化物層。
本發明又提出一種記憶元件。此元件包括基底、閘極導體層與電荷儲存結構。閘極導體層位於基底上方電荷儲存結構，其至少一部分之剖面大致呈梯形或類梯形，梯形或類梯形接近基底為長邊，而接近閘極導體層為短邊。
依照本發明實施例所述，上述之記憶元件中，電荷儲存結構包括電荷捕捉層，且部分剖面呈梯形或類梯形的電荷儲存結構為電荷捕捉層。
依照本發明實施例所述，上述之記憶元件中，電荷儲存結構包括電荷儲存結構由下而上包括閘極介電結構與電荷捕捉層，且剖面呈梯形或類梯形的部分電荷儲存結構為閘極介電結構與電荷捕捉層，或電荷捕捉層。
依照本發明實施例所述，上述之記憶元件中，電荷儲存結構由下而上包括閘極介電結構、電荷捕捉層與第二氧化物層，且剖面呈梯形或類梯形的部分電荷儲存結構為閘極介電結構、電荷捕捉層與第二氧化物層，或閘極介電結構與電荷捕捉層，或電荷捕捉層。
依照本發明實施例所述，上述之記憶元件中，閘極介電層結構包括第一氧化物層；電荷捕捉層包括氮化物層。
本發明又提出一種記憶元件，其包括基底、電荷儲存結構、閘極導體層與間隙壁。電荷儲存結構包括依序在基底上之閘極介電層結構、電荷捕捉層以及第二氧化物層。閘極導體層位於第二氧化物層上。間隙壁位於閘極導體層側壁上，且覆蓋部分第二氧化物層，第二氧化物層與電荷捕捉層的寬度與間隙壁外側之間的距離大致相同。
依照本發明實施例所述，上述之記憶元件中，閘極介電層結構包括第一氧化物層；電荷捕捉層包括氮化物層。
本發明將蝕刻製程終止在基底表面、閘極介電層結構表面或是電荷捕捉層之表面，因此可避免習知中發生的矽損失現象，並且可避免氧化物入侵等問題，故，可藉此維持閘極介電層結構的完整，提升資料保存能力。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖2A至圖2B為本實施例中記憶體元件部分製造流程剖面圖。
請參照圖2A，首先在基底200上形成一電荷儲存結構202。接著再於電荷儲存結構202上依序形成一閘極導體層204與一頂蓋層206，爾後再於頂蓋層206上方形成一層光阻層208。
在一實施例中，基底200的材料例如是主體(bulk)基底。在另一實施例中，基底200的材料可以是絕緣層上覆矽(Silicon On Insulator，簡稱SOI)基底。在一實施例中，電荷儲存結構202是由閘極介電層結構202a與電荷捕捉層202b的雙層結構所構成。閘極介電層結構202a包括第一氧化物層如氧化矽層。電荷捕捉層202b的材料則包括高介電常數的材料，包括氮化物如氮化矽(SiN)。在另一實施例中，電荷儲存結構202也可以是由閘極介電層結構202a、電荷捕捉層202b與第二氧化物層202c的三層結構所構成。第二氧化物層202c例如是氧化矽層。在本實施例中，採用三層結構來說明。閘極介電層結構202a與第二氧化物層202c的材料可以相同亦可以不同，通常採用的材料為氧化矽；另外，。閘極導體層204的材料例如是摻雜多晶矽(doped polysilicon)；而頂蓋層206的材料則例如是氮化矽。
接著，請參照圖2B，以光阻層208為罩幕，基底200表面為蝕刻終止層，進行一蝕刻製程P1，移除部份頂蓋層206、閘極導體層204與電荷儲存結構202。在本實施例中被移除的電荷儲存結構202的部分是閘極介電層結構202a、電荷捕捉層202b與第二氧化物層202c。
在蝕刻製程P1後，將光阻層208移除。爾後再於閘極導體層204外側的基底200中形成一源極/汲極210，並進行一口袋植入製程。
蝕刻製程P1可以採用乾式蝕刻製程，例如是以部分被氟取代的化合物如CHF3
以及全氟化物如CF4
做為蝕刻氣體，將壓力控制在4至100毫托之間；電源(source power)控制在100至500瓦左右；偏壓(bias power)控制在0至100瓦左右；蝕刻的時間因厚度的不同而有所不同。此外，製程的條件也可能因為機台的不同而有所不同。此製程不會移除過多的基底200表面，且會使得圖案化後的電荷儲存結構202剖面大致呈現一上窄下寬的梯形或是類似梯形之形狀。為方便說明，以下的內容僅以梯形來表示之。上窄下寬的梯形是指此梯形靠近閘極導體層204的部分為短邊；而靠近基底200的部分為長邊。此梯形之短邊寬度大致與閘極導體層204相同；而閘極介電層結構202a以及上方之主要用以儲存電荷的電荷捕捉層202b的寬度皆略大於閘極導體層204的寬度。短邊與長邊的比不大於0.9。較佳的是不大於0.8。此外，梯形的兩腰邊可為直線、曲線或其他不規則之形狀。在圖式中是以實線來繪示兩腰邊為曲線的情形；而以虛線來繪示兩腰邊為直線的情形。
習知中的電荷儲存結構102剖面因為寬度與閘極導體層104的寬度相同，且基底100會有蝕刻過深的現象，因此容易在電荷儲存結構102邊緣發生明顯的氧化物入侵現象，進而造成第一氧化物層102a厚度變得較厚，使得元件的效能受到影響。而在本實施例中，因基底200沒有蝕刻過深且圖案化後的電荷儲存結構202剖面大致呈現上述形狀之梯形，使得可能發生氧化物入侵的電荷儲存結構剖面邊緣會落在閘極導體層覆蓋的區域之外，如圖2B中的E2所示，因此閘極導體層所覆蓋的氮化物層受到氧化物入侵的機會將大為減小，故記憶體的電荷儲存能力受到影響的機會也隨之減小，因此可提升記憶體的效能。
圖3A至3B為本發明第二實施例之記憶體元件之部分製造流程剖面圖。
請參照圖3A至3B，本發明第二實施例與第一實施例相似，但將第一實施例的蝕刻製程P1改為蝕刻製程P2。第一實施例的蝕刻製程P1是以基底200為蝕刻終止層，而本發明的第二實施例則改以閘極介電層結構202a為蝕刻終止層。
請參照圖3A，首先在基底200上形成一電荷儲存結構202，此電荷儲存結構202包括閘極介電層結構202a、電荷捕捉層202b以及第二氧化物層202c。接著再於電荷儲存結構202上依序形成一閘極導體層204與一頂蓋層206，爾後再於頂蓋層206上方形成一層光阻層208。上述各層的材質與形成方法可以採用第一實施例所述者來完成。
請參照圖3B，以閘極介電層結構202a為蝕刻終止層，進行一蝕刻製程P2，圖案化頂蓋層206、閘極導體層204、電荷捕捉層202b與第二氧化物層202c，使圖案化後的電荷捕捉層202b與第二氧化物層202c剖面大致呈現一梯形或類似梯形。此梯形為靠近閘極導體層204為短邊而靠近基底200為長邊之梯形，且梯形的兩腰邊可為直線或曲線。在圖式中是以實線來繪示兩腰邊為曲線的情形；而以虛線來繪示兩腰邊為直線的情形。在蝕刻製程P2之後，再將光阻層208移除，爾後再於閘極導體層204外側的基底200中形成一源極汲極210，並進行一口袋植入製程。
蝕刻製程P2可以採用實施例一所述製程，但以閘極介電層結構202a為蝕刻終止層。由於蝕刻過程沒有移除閘極介電層結構202a，因此在習知中的矽損失現象不易在本實施例中發生，並且可以降低後續氧化物入侵現象發生的機會。又，因為圖案化後的電荷捕捉層202b與第二氧化物層202c的剖面呈現一梯形，且電荷捕捉層202b的寬度略寬於閘極導體層204，使得可能發生氧化物入侵的電荷儲存結構剖面邊緣會落在閘極導體層覆蓋的區域之外，因此即使有氮化物入侵的現象發生，對記憶體效能的影響亦可大幅減輕。習知中第一氧化物層厚度變得較厚的問題，便可藉由本實施例的製程與記憶體結構獲得改善。
圖4A至圖4C為本發明第三實施例之記憶體元件部分製造流程剖面圖。
請參照圖4A，首先在基底200上，形成一電荷儲存結構202，此電荷儲存結構202包括一閘極介電層結構202a、一電荷捕捉層202b以及一第二氧化物層202c。接著再於第二氧化物層202c上依序形成一閘極導體層204與一頂蓋層206，爾後再於頂蓋層206上方形成一層光阻層208。此部分的製程可以採用和第一實施例相同的方法來完成。
請參照圖4B，進行一圖案化製程，以光阻層208為罩幕，第二氧化物層202c為終止層，圖案化頂蓋層206與閘極導體層204。例如是以溴化氫、氦、氦和氧之混合氣體以及氧氣做為蝕刻氣體。在一實施例中，是以流量為50－300sccm的溴化氫、流量為0－200sccm的氦、流量為0－200sccm的氦和氧之混合氣體以及流量為0－50sccm的氧氣做為蝕刻氣體；壓力控制在4至100毫托之間；電源控制在100至500瓦左右；偏壓控制在0至100瓦左右；蝕刻的時間因厚度的不同而有所不同。此外，製程的條件也可能因為機台的不同而有所不同。接著進行一濕式蝕刻製程P3，例如是以氫氟酸溶液做為蝕刻劑，電荷捕捉層202b為蝕刻終止層，去除未被光阻層所覆蓋的第二氧化物層202c。
之後，請參照圖4C，移除光阻層208。之後，進行一氧化製程，將未被第二氧化物層202c覆蓋的電荷捕捉層202b氧化，以形成一第三氧化物層212，並於頂蓋層206與閘極導體層204的裸露表面上形成一氧化矽襯層214。爾後再於閘極導體層204外側的基底200中形成一源極汲極210，並進行一口袋植入製程。
形成第三氧化層212的氧化製程包括一濕式熱氧化製程，例如將元件置於一含水氣的環境下進行加熱。在進行氧化製程之後，氮化矽層202b的剖面呈接近閘極導體層204為短邊而接近基底200為長邊的梯形，且梯形的兩腰邊為直線或曲線。在圖式中是以實線來繪示兩腰邊為曲線的情形；而以虛線來繪示兩腰邊為直線的情形。如前面實施例所提，這樣的元件結構可以利用剖面呈梯形的電荷捕捉層以及選擇性的蝕刻部分電荷儲存結構，來避免習知中所遭遇的氧化物入侵問題，進而提升記憶體的效能。
圖5A至圖5C為本發明第四實施例之記憶體元件部分製造流程剖面圖。
請參照圖5A，首先在基底200上，形成一電荷儲存結構202，此電荷儲存結構202包括一閘極介電層結構202a、一電荷捕捉層202b以及一第二氧化物層202c。接著再於第二氧化物層202c上依序形成一導體層204與一頂蓋層206，爾後再於頂蓋層206上方形成一層光阻層208。此部分的製程可以採用與第一實施例相同的方法來完成之。
繼之，請參照圖5B，以光阻層208為罩幕，第二氧化物層202c為終止層，圖案化頂蓋層206與閘極導體層204，隨後移除光阻層208。接著，於閘極導體層204與頂蓋層206的外側形成一間隙壁216。此間隙壁216之材質例如是氧化矽，其形成方法例如是利用化學氣相沉積(Chemical Vapor Deposition，簡稱CVD)製程將氧化矽沉積在元件表面，再以電荷捕捉層202b為終止層，利用乾式蝕刻法將多餘的氧化矽去除。
爾後，請參照圖5C，以頂蓋層206與間隙壁216為罩幕，進行一蝕刻製程P4，將未被頂蓋層206與間隙壁216覆蓋的第二氧化物層202c與電荷捕捉層202b移除之。蝕刻製程P4可以採用乾式蝕刻製程。接著再於閘極導體層204兩側的基底200中形成一源極汲極210，並進行一口袋植入製程。
在本實施例中，因採用間隙壁的製程，使得電荷儲存結構剖面寬度大於閘極導體層的寬度。因此，發生在習知中電荷儲存結構邊緣的氧化物入侵現象，在本實施例中，也因為氮化物層的寬度較閘極導體層為寬之故，可降低氧化物入侵發生導致記憶體性能下降的機會。對於元件效能的提升，與前述之實施例具有異曲同工之效。
綜上所述，在本發明所採用的蝕刻製程不會將基底過度蝕刻，故可降低習知中矽損失與後續氧化物入侵等現象發生的機會。另外，將電荷儲存結構的剖面形成一上窄下寬的梯形，或是採用間隙壁的製程使儲存電荷的氮化物層寬度大於閘極導體層的寬度，均可以使得電荷儲存結構剖面邊緣發生氧化物入侵時對記憶體效能的影響降到最低。因此，本發明可以增進記憶體的資料儲存能力，進而提升記憶體的效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200．．．基底
102a、202a．．．閘極介電層結構
102b、202b．．．電荷捕捉層
102c、202c．．．第二氧化物層
102、202．．．電荷儲存結構
104、204．．．閘極導體層
206．．．頂蓋層
208．．．光阻層
210．．．源極汲極
212．．．第三氧化物層
214．．．襯層
216．．．間隙壁
E1、E2．．．電荷儲存結構剖面邊緣
P1、P2、P3、P4．．．蝕刻製程
圖1繪示為習知之快閃記憶體剖面局部放大圖。
圖2A至圖2B為本發明之一實施例之記憶體元件部分製造流程剖面圖。
圖3A至圖3B為本發明另一實施例之記憶體元件之部分製造流程剖面圖。
圖4A至圖4C為本發明再一實施例之記憶體元件之部分製造流程剖面圖。
圖5A至圖5C為本發明又一實施例之記憶體元件之部分製造流程剖面圖。
200．．．基底
202a．．．閘極介電層結構
202b．．．電荷捕捉層
202c．．．第二氧化物層
202．．．電荷儲存結構
204．．．閘極導體層
206．．．頂蓋層
210．．．源極/汲極
E2．．．電荷儲存結構剖面邊緣
P1．．．蝕刻製程
Claims (14)
- 一種記憶元件的製造方法，包括：形成包含一閘極介電層結構之一電荷儲存結構；在該電荷儲存結構上形成一閘極導體層；在該閘極導體層上形成一頂蓋層；圖案化該頂蓋層、該閘極導體層以及至少部份該電荷儲存結構，使該電荷儲存結構的該電荷捕捉層突出於圖案化後的該閘極導體層；以及進行一氧化製程，使未被該閘極導體層覆蓋的部分該電荷儲存結構的該電荷捕捉層形成一第三氧化物層，覆蓋於該閘極介電層結構上，並在該頂蓋層與該閘極導體層裸露的表面形成一氧化矽襯層。
- 如申請專利範圍第1項所述之記憶元件的製造方法，其中該閘極介電層結構包括一第一氧化物層；該電荷捕捉層包括一氮化物層。
- 如申請專利範圍第1項所述之記憶元件的製造方法，其中該電荷儲存結構更包括一第二氧化物層，在該閘極導體層與該電荷捕捉層之間。
- 如申請專利範圍第1項所述之記憶元件的製造方法，其中在圖案化該頂蓋層、該閘極導體層以及至少部份該電荷儲存結構後與進行氧化製程前，更包括進行一濕式蝕刻製程，以去除未被該閘極導體層覆蓋的該第三氧化層。
- 如申請專利範圍第4項所述之記憶元件的製造方法，其中該濕式蝕刻製程包括氫氟酸水溶液。
- 如申請專利範圍第1項所述之記憶元件的製造方 法，其中該氧化製程包括一濕式熱氧化製程。
- 如申請專利範圍第1項所述之記憶元件的製造方法，其中進行該氧化製程後，該電荷捕捉層之剖面呈接近該閘極導體層為短邊而接近該基底為長邊的梯形或類梯形。
- 如申請專利範圍第1項所述之記憶元件的製造方法，其中該圖案化該頂蓋層、該閘極導體層以及至少部份該電荷儲存結構製程包括乾式蝕刻製程。
- 一種記憶元件的製造方法，包括：形成包含一閘極介電層結構之一電荷儲存結構；在該電荷儲存結構上形成一閘極導體層；在該閘極導體層上形成一頂蓋層；圖案化該頂蓋層與該閘極導體層；在該頂蓋層與該閘極導體層的側壁上形成一間隙壁；以及以該頂蓋層與該間隙壁為罩幕，進行一蝕刻製程，以去除未被該頂蓋層以及該間隙壁所覆蓋的該電荷儲存結構。
- 如申請專利範圍第9項所述之記憶元件的製造方法，其中該電荷儲存結構包括一電荷捕捉層位於該閘極介電層結構上。
- 如申請專利範圍第10項所述之記憶元件的製造方法，其中該閘極介電層結構包括一第一氧化物層；該電荷捕捉層包括一氮化物層。
- 如申請專利範圍第10項所述之記憶元件的製造方法，其中該電荷儲存結構更包括一第二氧化物層，在該閘極導體層與該電荷捕捉層之間，並且該蝕刻製程更包括去除未被該頂蓋層以及該間隙壁所覆蓋的該第二氧化物層。
- 一種記憶元件，包括：一基底；一電荷儲存結構，其包括依序在基底上之一閘極介電層結構、一電荷捕捉層以及一第二氧化物層；一閘極導體層，位於該第二氧化物層上；以及一間隙壁，位於該閘極導體層側壁上，且覆蓋部分該第二氧化物層，該第二氧化物層與該電荷捕捉層的寬度與該間隙壁外側之間的距離大致相同，裸露出該閘極介電層結構的表面。
- 如申請專利範圍第13項所述之記憶元件，其中該閘極介電層結構包括一第一氧化物層；該電荷捕捉層包括一氮化物層。
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